华中科技大学 数字钟课程设计 - 图文

计数、译码、显示与简易数字钟插板

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院系： 光电信息工程 班级： 光电1208 姓名： 刘一江 学号： U201214304 指导老师： 竺三兰

一、实验目的：

1、掌握中规模集成计数器CC40161的逻辑功能。 2、掌握计数、译码、显示电路的实现与调试方法。 3、掌握小规模数字系统装调方法。

二、实验任务与要求：

采用中规模集成电路设计完成数字钟基本功能及扩展功能。

基本功能：

1. 具有“秒”、“分”、“时”计时的功能，小时按计数器按24小时制；

2. 具有校时功能，能对“分”和“时”进行调整； 3. 具有手动输入设置定时闹钟的功能。 扩展功能（两组合作完成）

1. 仿广播电台整点报时： 在59分(51、53、55、57)秒发出低音500Hz信号，在59分59秒时发出一次高音1kHz信号，音响持续1秒钟，在1kHz音响结束时刻为整点。 2. 报整点：几点敲几下。

三、电路的设计过程：

1、振荡器的设计：

选用NE555构成多谐振荡器，使振荡频率f=1Hz，电路参数如

下图所示。输出端正好可得到1Hz的标准脉冲。

2、分、秒、时计数器的设计：

分和秒计数器都是模为60的计数器，其计数规律为00-01?-58-59-00?，选CD40161作六、十进制计数器，再将它们级联组成 进模数为60的计数器。利用并行进位的级联方式，如下图：1 0 0 1 0 1 0 1 位信号

& 9 1 & 11 12 13 14 LD CR Q3 Q2 Q1 Q0 CC40161(2) CTP 7 CTT 10 & 9 1 & 11 12 13 14 LD CR Q3 Q2 Q1 Q0 CC40161(1) ＋VDD CTP 7 CTT 10 ＋VDD D3 D2 D1 D0 CP 6 5 4 ＋VDD D3 D2 D1 D0 CP 6 5 4 3 2 3 2 CP 时计数器是一个24进制计数器，其计数规律为00—01—?—22—23

—00?即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 选两片CD40161级联组成模24的计数器构成时计数器。级联方式跟分秒计数器一样，即也用并行进位方式。时十位Q1与时个位Q2两端接一二输入与非门，然后输出接于时十位和时个位CC40161芯片的1引脚（CR端） 3、报时电路设计：

用一片74LS04，一片4011一片4012即可按照附图中电路实现整点报时功能，即仿广播电台整点报时： 在59分(51、53、55、57)秒发出低音500Hz信号，在59分59秒时发出一次高音1kHz信号，音响持续1秒钟，在1kHz音响结束时刻为整点。 4、闹钟电路设计：

闹钟电路部分选用了四片四输入比较器74LS85级联的方式，分别对分个位、分十位、时个位、时十位与所设定时间相比较，时间设定采用的是四个四位拨码开关，以BCD码的形式分别对分个位、分十位、时个位、时十位进行设定，电路图见附图。

四、调试过程：

调试过程也是本次试验的关键步骤，因为调试过程中出现了许多意想不到的问题。

1.第一次插好计时电路后，上电发现CP信号输出频率不是标准的1s，因此通过观察示波器，对电位器阻值进行调整，最终调整到极小误差的1s方波。

2.第二个问题是到达23：59：59，下一个脉冲会使得时部分有一个空显示，最后检查发现时计数器24进制清零应采用异步清零，个位10进制采用同步清零才能避免发生矛盾。

3.主体电路完成后，才发现要通过主体电路向附板（整点报时和闹钟）引出信号，我决定采用杜邦排线引出信号，好处是电路整齐而且方便插拔。因此我又将主板电路译码部分接线重新走线，使得走线更整齐，同时用排针引出译码信号到附板，这样既美观又方便。

五、实验的收获、体会与改进建议：

本次试验是对数字电路与逻辑设计这门课程的实践性拓展延伸，通过本次试验，我们对该试验中所用的芯片有了更加直观的认识，对芯片的逻辑功能以及应用方法。通过本次试验，我掌握了试验中所使用芯片的功能以及性能参数，并且动手能力也有很大提高。试验中走线是最花时间的部分，但是我觉得这是对耐心程度与细心程度的一次考验，通过三次对走线的修改，我的作品外观上有了很大的进步，而且整体的牢固性得到了提高。

我认为我的作品中还有许多不足，比如设定闹钟需要一位一位拨动拨码开关，使用的是BCD码，不方便读取闹钟时间，希望能采用数码管显示设定闹钟的方式更加方便使用。

六、附图： 1Hz振荡电路

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