EDA复习题

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单元一

1．MAX+plus II是( )。(8)

A:高级语言B:硬件描述语言C:EDA

工具软件D:综合软件 正确答案：C

2．MAX+plus II工具软件具有( )等功能。(8)

A:编辑B:编译C:编程D:以上均可 正确答案：D

3使用MAX+plus II工只软件实现原理图设计输入，应采用( )力式。(8)

A:图形编辑B:文本编辑C:符号编辑D:波形编辑 正确答案：A

4使用MAX+plus II的图形编辑方式输入的电路原理图文件必须通过( )才能进行仿真验证。(8) A:编辑B:编译C:综合D:编程 正确答案：A

5．MAx+PlusII的设计文件不能直接保存在( )。(8)

A:硬盘B:根目录C:文件夹D:工程目录 正确答案：B

6．使用MAx+PlusII工具软件实现文本设计输入，应采用()方式。(8)

A:图形编树B:文本编辑C:待号编辑D:波形编辑 正确答案：B

7使用MAx+PlusII工具软件建立仿真文件，应采用( )方式。(8)

A:图形编树B:文本编辑C:待号编辑D:波形编辑 正确答案：D

8在MAx+PlusII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（）。(8)

A:编辑B:编译C:综合D:编程 正确答案：

9在MAx+PlusII集成环境下为图形文件产生一个元件符号的主要用途是（）。(8)

A:仿真B:编译C:综合D:被高层次电路设计调用 正确答案：D

10．仿真是对电路设汁的—种( )检测方法。(8)

A:直接的B:间接的C:同步的D:异步的 正确答案：B

11．执行MAx+PlusII的( )命令,可以精确分析设计电路输入与输出波形间的延时量。(8) A:Create Default SymbolB:simulator

C:compilerD:Timing Analyzer 正确答案：D

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12.MAx+PlusII的波形文件类型是( )。(8)

A:．scfB:．gdfC:．vhlD:.v 正确答案：A

8在MAx+PlusII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、(8)

A:编辑B:编译C:综合D:编程 正确答案：B

单元七

1.逻辑器件（）属于非用户定制电路。(10)

A:逻辑门B:GALC:PROMD:PLA 正确答案：A

2.可编程逻辑起家PLD属于（）电路。(10)

A:非用户定制B:全用户定制C:

半用户定制D:自动生成 正确答案：C

3.不属于PLD基本结构部分的是 （）。(10)

A:与门阵列B:或门阵列C:

与非门阵列D:输入缓存 正确答案：C

4. 在下列可编程逻辑器件中，不属于高密度可编程逻辑器件HDPLD的是（）。(10) A:EPLDB:CPLDC:FPGAD:PAL4 正确答案：D

5.在下列可编程逻辑器件中，不属于低密度可编程逻辑器件LDPLD的是（）。(10) A:EPLDB:CPLDC:FPGAD:PAL 正确答案：B

6.在PLD 没有出现前，数字系统的传统设计往往采用（）式进行，实质是对电路进行设计。(10)

A:自底向上B:自顶向下C:积木D:功能块 正确答案：C

7.自顶向下设计过程中，描述器件总功能的模块一般称为（）。(10)

A:底层设计B:顶层设计C:完整设计D:全面设计 确答案：B

8.自顶向下设计过程中，描述器件一部分功能的模块一般称为（）。(10)

A:底层设计B:顶层设计C:完整设计D:全面设计 正确答案：A

9.边界扫描测试技术主要解决（）的测试问题。(10)

A:印刷电路版B:数字系统C:芯片D:微处理器 正确答案：C

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10.ispLSI器件中的GLB是指（）。(10)

A:全局布线区B:通用逻辑块C:

输出布线区D:输出控制单元 正确答案：B

2008 EDA技术（单元二）——EDA工具软件的使用方法

1．MAX+plus II是( )。(8)

A:高级语言B:硬件描述语言C:EDA工具软件D:综合软件 正确答案：C

2．MAX+plus II工具软件具有( )等功能。(8)

A:编辑B:编译C:编程D:以上均可 正确答案：D

3使用MAX+plus II工只软件实现原理图设计输入，应采用( )力式。(8)

A:图形编辑B:文本编辑C:

符号编辑D:波形编辑 正确答案：A

4使用MAX+plus II的图形编辑方式输入的电路原理图文件必须通过( )才能进行仿真验证。(8)

A:编辑B:编译C:综合D:编程 正确答案：A

5．MAx+PlusII的设计文件不能直接保存在( )。(8)

A:硬盘B:根目录C:文件夹D:工程目录 正确答案：B

6．使用MAx+PlusII工具软件实现文本设计输入，应采用()方式。(8)

A:图形编树B:文本编辑C:

待号编辑D:波形编辑 正确答案：B

7使用MAx+PlusII工具软件建立仿真文件，应采用( )方式。(8)

A:图形编树B:文本编辑C:

待号编辑D:波形编辑 正确答案：D

8在MAx+PlusII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（）。(8)

A:编辑B:编译C:综合D:编程 正确答案：

9在MAx+PlusII集成环境下为图形文件产生一个元件符号的主要用途是（）。(8)

A:仿真B:编译C:综合D:被高层次电路设计调用 正确答案：D

10．仿真是对电路设汁的—种( )检测方法。(8)

A:直接的B:间接的C:同步的D:异步的 正确答案：B

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11．执行MAx+PlusII的( )命令,可以精确分析设计电路输入与输出波形间的延时量。(8) A:Create Default Symbol

B:simulatorC:compilerD:Timing Analyzer 答案D

12.MAx+PlusII的波形文件类型是( )。(8)

A:．scfB:．gdfC:．vhlD:.v 正确答案：A

13.8在MAx+PlusII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、(8)

A:编辑B:编译C:综合D:编程 正确答案：B

2008 EDA技术（单元六）——用EDA工具软件

1.QuartusII是（）。(10)

A:高级语言B:硬件描述语言C:EDA工具软件D:综合软件 正确答案：C

2.QuartusII工具软件具有（）等功能。(10)

A:编辑B:编译C:编程D:以上均可 正确答案：D

3.使用QuartusII工具软件实现原理图设计输入，应采用（）方式。(10)

A:图形编辑B:文本编辑C:

符号编辑D:波形编辑 正确答案：A

4.使用QuartusII的图形编辑方式输入的电路原理图文件必修通过（）才能进行仿真验证。(10)

A:编辑B:编译C:综合D:编程 正确答案：B

5. QuartusII的设计文件不能直接保存在（）中。(10)

A:硬盘B:根目录C:文件夹 D:工程目录 正确答案：B

6.使用QuartusII工具软件实现文本设计输入，应采用（）方式。(10)

A:图形编辑B:文本编辑C:

符号编辑D:波形编辑 正确答案：B

7.使用QuartusII工具软件建立仿真文件，应采用（）方式。(10)

A:图形编辑B:文本编辑C:

符号编辑D:波形编辑 正确答案：D

8. 使用QuartusII工具软件修改设计元件符号，应采用（）方式。(10)

A:图形编辑B:文本编辑C:

符号编辑D:波形编辑 正确答案：C

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9在QuartusII工具软件中，包括门电路，触发器，电源，输入 ，输出等元件的元件库是（）文件夹。(10) A:\ maxplus2\max2lib\MegafuctionsC:\ maxplus2\max2lib\PrimitivesB:\ maxplus2\max2lib\others D:\yeda\mygdf 正确答案：C

10. 在QuartusII工具软件中,包括加法器，编译器，译码器，计数器，移位寄存器等74系列器件的MAX+plusII老式宏函数库是（）文件夹。(10) A:\ maxplus2\max2lib\MegafuctionsB:\ maxplus2\max2lib\others C:\ maxplus2\max2lib\PrimitivesD:yeda\mygdf 正确答案：B

2008 EDA技术（单元五）——AHDL

１.ＡＨＤＬ程序是用文本方式建立的，称为（）文件。(4)

A:ＴＤＦB:ＡＨＤLC:ＶＨＤＬD:Verilog HDL 正确答案：A

.２. ＡＨＤＬ是 （）公司根据自己公司生产的系列器件专门设计的一套完整的硬件描述语言。(4) A:MAX+plusIIB:Xilinx

C:CadenceD:Altera 正确答案：D

3 通过编译后的AHDL 文本文件DTF 可以生成图形符号和（），供高层次的设计文件调用。(4)

A:设计文件B:包含文件C:

图像文件D:文本文件 正确答案：B

4AHDL 的子设计段拥有描述设计电路的（）端口。(4)

A:输入B:输出C:双向D:以上均可 正确答案：D

5.在AHDL 中，用保留关键字（）来声明输入端口。(4) A:INPUTB:OUTPUTC:BIDIRD:MACHINE 正确答案：A

6.在AHDL 中，用保留关键字（）来声明输出端口。(4) A:INPUTB:OUTPUTC:BIDIRD:MACHINE 正确答案：B

7.在AHDL中，用保留关键字（）来声明双向端口。(4) A:INPUTB:OUTPUTC:BIDIRD:MACHINE 正确答案：C

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8.在AHDL的端口类型后面，用户可以有选择的分配一个默认值（）表示逻辑低电平。(4) A:VCCB:GNDC:0D:1 正确答案：B

9.在 AHDL 的端口类型后面，用户可以有选择的分配一个默认值（）表示逻辑高电平。(4) A:VCCB:GNDC:0D:1 正确答案：A

10.在AHDL 中，变量一般用来表示设计电路内部的（），完成信号的传，存储和表示状态的变化。(4)

A:连接线或节点B:触发器或寄存器C:状态机D:以上均可 正确答案：A

11.在AHDL 的变量段里，可以声明一个具体某种独立应用的，实际逻辑函数，称为（）声明。(4)

A:过程B:实例C:函数 D:赋值 正确答案：B

12.AHDL的节点和三态节点相当于设计电路内部的（），可完成内部信号的传输。(4)

A:寄存器B:触发器C:锁存器D:连接线 正确答案：D

13.在AHDL中，用（） 类型节点来声明包括高，低电平和高阻态的信号线节点。(4) A:TRI_STATE_NODEB:NODE

C:JKFFED:SRFFE 正确答案：A

14.AHDL 的寄存器声明包括（）的声明。(4)

A:寄存器和触发器B:触发器和锁存器C:寄存器和锁存器D:连接线 正确答案：B

15. AHDL 的行注释用符号（）开始，注释到本行结束。 (4) A:/*B://C:--D:*/ 正确答案：C

16.在AHDL 的行注释用符号中，用（）表示预定义的逻辑电平(Logic Level)(4) A:XB:xC:ZD:z 正确答案：A

17. 在AHDL 的行注释用符号中，用（）表示预定义的三态缓冲器。(4) A:EXPB:DFFC:JKFFD:TRI 正确答案：D

18.用户可以采用一个（）声明，用来给一个状态机配置一个变化的名称，它可以在当前文件里定义或从另外文件引入。(4)

A:状态机的别名B:输入C:输出D:双向 正确答案：A

19.在AHDL的常数中，八进制数符号是用（）表示的。(4)

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A:D或dB: B或 bC:Q或OD:H或h 正确答案：C

20.在AHDL的常数中，十六进制数符号是用（）表示的。(4)

A:D或dB:B或 bC:Q或OD:H或h 正确答案：D

21.在AHDL中，可以全部由数字组成的标识符是（）。(4)

A:变量名B:常量名C:函数名D:子设计名 正确答案：D

22.AHDL的标识符可以是字母，数字，斜线“/”，和下划线“-”等符号组成的任意序列，但子设计名标识符首字符不能是（）(4)

A:大写字母B:数字C:斜线“/”D:下划线“-” 正确答案：C

2008 EDA技术（单元四）——verilog HDL

1．verilog HDL是由( )语言演化来的。(10) A:BASICB:C语言C:PASCALD:VHDL 正确答案：B

2．任verilog HDL的端口声明语句中，用( )关键字声明端口为双向方向。(10) A:inoutB:INOUTC:BUFFERD:buffer 正确答案：A

3 用Verilog HDL的assign话句建模的方法—般称为( )方式。(10)

A:连续赋值B:并行赋值C:

串行赋值D:函数赋值 正确答案：A

4在VerilogHDL的标识符中使用字母的规则是( )。(10)

A:大小写相同B:大小写不同C:

只允许用大写D:只允许用小写 正确答案：B 5操作符是Verilog HDL预定义的函数名字，操作符是由( )个字符组成的(10) A:1B:2C:3D:1~3 正确答案：D

6．在Verilog HDL的逻揖运算中，设A=8'b11010001,B=8'b00011001,则表达式“A&B”的结果为（）。(10) A:8'b00010001B:8'b11011001

C:8'b11001000D:8'b00110111 正确答案：A

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7在verilog HDL模块中，task语句类似高级语言中的（）。(10)

A:函数B:常熟C:变量D:子程序 正确答案：D

8在verilog HDL模块中，函数调用时返回一个用于（）的值。(10)

A:程序包B:输入C:输出D:表达式 正确答案：D

9在verilog HDL的always块语句中的语句是（）语句。(10)

A:顺序B:并行C:顺序或并行D:串行 正确答案：A

10在verilog HDL的always块本身是（）语句。(10)

A:顺序B:并行C:顺序或并行D:串行 正确答案：B

2008 EDA技术（单元三）——VHDL

1．IEEE于1993尔公布了vHDL的( )语法标准。正确答案：D A:IEEE STD 1076-1987B:RS232

C:IEEE.STD_LOGIC1164D:IEEE STD 1076-1993

2．一个能为vHDL综合器接受，并能作为—个独立的设设计单元的完整的vHDL程序称为（）。(9)

A:设计输入B:设计输出C:

设计实体D:设计结构 正确答案：C

3．vHDL的设计文体可以被高层次的系统（），成为系统的—部分。(9)

A:输入B:输出C:仿真D:调用 正确答案：D

4在VHDL中用（）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。(9)

A:输入B:输出C:综合D:配置 正确答案：C

5在VHDL标识符命名规则中，以（）开头的标识符是正确的。(9)

A:字母B:数字C:字母或数字D:下划线 正确答案：A

6在下列标识符中，（）是VHDL合法的标识符(9) A:4h_addB:h_adde

C:h_adderD:_h_adde 正确答案：C

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7在VHDL中，（）不能将信息带出对它定义的当前设计单元。(9)

A:信号B:常量C:数据D:变量 正确答案：D

8在VHDL中，数组型（array）和记录型（record）属于（）数据。(9)

A:标量型B:复合类型C:存取类型D:文件类型 正确答案：B

9在VHDL中，乘“*”和除“/”算术运算的操作数据是（）数据类型(9)

A:整型B:实型C:整型和实型D:任意类型 正确答案：C

10VHDL中条件信号赋值语句WHEN_ELSE属于（）语句。(9)

A:并行兼顺序B:顺序C:并行D:不存在的 正确答案：C

11在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把他们汇集在（）中。(9)

A:设计实体B:程序库C:结构体D:程序库 正确答案：D

2008 EDA技术模拟题

1. Protel 99 se 中使用元件库浏览器载入元件库文件之后，可以在元件库列表框中看到被载入当前设计项目的元件库，它们是（ ）(10)

A:A.*.Lib文件B:B.*.Ddb文件C:C.*.Sch文件 正确答案：A

2．Protel 99 se如果要删除原理图中的许多对象，可以先选取这些对象，然后利用Edit菜单中的（ ）命令将它们一次性全部删除(10)

A:A.Cut命令B:B.Delete命令C:C.Clear命令 正确答案：C

3．Protel 99 se环境下创建自定义元件时，（ ）属性会影响电气连接关系(10)

A:A.元件的外形轮廓B:B.元件的管脚C:C.元件的类型 正确答案：B

4．（ ）报表中包含导线的属性(10)

A:A.网络表B:B.元件清单C:C.对象属性表 正确答案：B

5．使用（ ）命令可以完成PCB网络表的导入操作。(10)

A:A.PCB编辑器中Design菜单下的Load Nets命令或者PCB编辑器中Design菜单下的Update

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Schematic命令

B:PCB编辑器中Design菜单下的Update Schematic命令或者原理图编辑器中Design菜单下的Update PCB命令

C:原理图编辑器中Design菜单下的Update PCB命令或者PCB编辑器中Design菜单下的Load Nets命令 正确答案：C

6．Protel 99 se环境下中报告文件的文件格式为（ ）(10) A:*.BomB:*.RepC:*.Lib 正确答案：B

7．一般来说，PCB上的导线都放置在（ ）(10) A:Signal layers

B:Mechanical layersC:Masks 正确答案：A

8．PCB设计布线过程中尽量使用（ ）的转角。(10) A:90°B:135°C:45° 正确答案：B

9．下图为PROM的阵列结构，其特点是（ ）正确答案：B

A:与阵列可编程，或阵列固定B:

阵列固定，或阵列可编程C:阵列固定，或阵列固定

10．Multisim 2001中交流电压源的参数Voltage 的值为1V，则交流电压源输出电压峰峰值为（ ）(10) A:1V B:2VC:0.7V 正确答案：B

EDA技术与VHDL2006上学期B卷

1.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，______是错误的。(4)

A:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D:综合是纯软件的转换过程，与器件硬件结构无关； 正确答案：D

2.嵌套的IF语句，其综合结果可实现______。正确答案：D

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A:条件相与的逻辑B:条件相或的逻辑C:条件相异或的逻辑D:三态控制电路

3.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的(4) A:idata <= “00001111”;B:idata <= b”0000_1111”; C:idata <= X”AB”D: idata <= B”21”; 正确答案：D

4.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__ ___。正确答案：D A:if clk’event and clk = ‘1’ thenB:if falling_edge(clk) then C:if clk’event and clk = ‘0’ thenD:if clk’stable and not clk = ‘1’ then

5.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_____(4) A:ROM B:CPLDC:FPGAD:GAL 正确答案：C

6.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。(4)

A:CPLD

是基于查找表结构的可编程逻辑器件；B:CPLD即是现场可编程逻辑器件的英文简称； C:早期的CPLD是从GAL的结构扩展而来；

CPLD结构； 正确答案：C D:在Xilinx公司生产的器件中，XC9500系列属

7.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。 (4)

A:提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；

B:提供设计的最总产品----模型库；

D:都不是。 正确答案：D C:以网表文件的形式提交用户，完成了综合的功能块；

8.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配

→__________→编程下载→硬件测试。①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定(4) A:③① B:⑤②C:④⑤D:①② 正确答案：D

9.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。(4)

A:原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

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B:原理图输入设计方法一般是一种自底向上的设计方法；

C:原理图输入设计方法无法对电路进行功能描述；

D:原理图输入设计方法也可进行层次化设计。 正确答案：C

10.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的________。正确答案：C A:idata := 32;B:idata <= 16#A0#;C:idata <= 16#7#E1;D:idata := B#1010#; EDA技术与VHDL2005下学期A卷

1.下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：(4)

A:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

B:原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C:原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D:原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 正确答案：A

2.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的(4)

A:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C:综合是纯软件的转换过程，与器件硬件结构无关；

D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 正确答案：C

3.FPGA的可编程是主要基于什么结构：。正确答案：A

A:查找表（LUT）；B:与阵列可编程；C:或阵列可编程；D:与或阵列可编程；

4.IP核在EDA技术和开发中具有十分重要的地位，IP是指__________。正确答案：C

A:知识产权；B:互联网协议；C:

网络地址；D:都不是； 正确答案：A

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5.资源共享是一种优化方式，下列哪一项对资源共享描述正确_。(4)

A:面积优化方法，不会有速度优化效果

C:面积优化方法，可能会有速度优化效果B:速度优化方法，不会有面积优化效果 D:速度优化方法，可能会有面积优化效果

6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。正确答案：C A:if clk’event and clk = ‘1’ thenC:if not clk’event and clk = ‘0’ thenB: if rising_edge(clk) then D:if not clk’stable and clk = ‘1’ then

7.状态机编码方式中，其中_________占用触发器较少，但其其实现比较适合CPLD的应用(4)

A:状态位直接输出型编码B:顺序编码C:一位热码编码D:以上都是 正确答案：B

8.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速(4)

A:流水线设计B:资源共享C:

逻辑优化D:串行化 正确答案：A

9.嵌套使用IF语句，其综合结果可实现________。(4)

A:带优先级且条件相与的逻辑电路

D:三态控制电路 正确答案：A B:

双向控制电路C:条件相或的逻辑电路

10.在一个VHDL设计中Idata是一个信号，数据类型为integer，试指出下面那个赋值语句是错误的。(正确答案：C A:idata <= 16#20#B:idata <= 32E2C:idata <= B#1010#D:idata <= 16#A#E1;

：EDA技术与VHDL2004下学期A卷

1.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是

A:CPLD

即是现场可编程逻辑器件的英文简称；

C:早期的CPLD是从GAL的结构扩展而来；

CPLD结构 正确答案：C

2.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。(4) B:CPLD是基于查找表结构的可编程逻辑器件； D:在Altera公司生产的器件中，FLEX10K 系列属

EDA复习资料

A:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的； C:综合是纯软件的转换过程，与器件硬件结构无关；

D:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 正确答案：C

3.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。(4)

A:提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；

B:提供设计的最总产品----掩膜；

D:都不是。 正确答案：B C:以网表文件的形式提交用户，完成了综合的功能块；

4.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配

→__________→编程下载→硬件测试。①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定(4) A:③①B:①②C:④⑤D:④② 正确答案：B

5.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。(4)

A:原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B:原理图输入设计方法无法对电路进行功能描述；

C:原理图输入设计方法一般是一种自底向上的设计方法；

D:原理图输入设计方法也可进行层次化设计。 正确答案：B

6.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_______。

A:PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B:敏感信号参数表中，应列出进程中使用的所有输入信号；

C:进程由说明部分、结构体部分、和敏感信号参数表三部分组成；

D:当前进程中声明的信号也可用于其他进程。 正确答案：A

7.嵌套使用IF语句，其综合结果可实现________。(4)

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A:带优先级且条件相与的逻辑电路；B:条件相或的逻辑电路；

C:三态控制电路；D:双向控制电路。 正确答案：A

8.电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________。(4)

A:资源共享B:流水线设计C:

寄存器配平D:关键路径法 正确答案：A

9.在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。正确答案：D A:idata <= 16#20#;B:idata <= 32;C:idata <= 16#A#E1;D:idata <= B#1010#;

10.下列EDA软件中，哪一不具有时序仿真功能：________。(4) A:Max+Plus IIB:Quartus II

C:ModelSimD:Synplify 正确答案：D

EDA技术与VHDL2006下学期B卷

1.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：_______(4)

A:CPLD

是基于查找表结构的可编程逻辑器件B:CPLD即是现场可编程逻辑器件的英文简称 C:早期的CPLD是从FPGA的结构扩展而来

结构 正确答案：D D:在Xilinx公司生产的器件中，XC9500系列属CPLD

2.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________(4) A:①②③④B:②①④③

C:④③②①D:②④③① 正确答案：D

3.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________(4)

A:提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路

B:提供设计的最总产品——模型库

D:都不是 正确答案：D C:以可执行文件的形式提交用户，完成了综合的功能块

4.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________(4)

10.下列语句中，不属于并行语句的是：_______(4)

A:进程语句B:CASE语句C:

元件例化语句D:WHEN ELSE 语句 正确答案：B

EDA复习资料

EDA技术与VHDL2006下学期A卷

1.基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：______________(4)

A:原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试

B:原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试

C:原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试

D:原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试 答案：C

2.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。正确答案：A

A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关

B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

C:综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一

D: 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件

3.FPGA的可编程是主要基于什么结构：__________(4)

A:查找表（LUTB:ROM可编程C:PAL可编程D:与或阵列可编程 正确答案：A

4.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为：__________(4)

A:胖IPB:瘦IPC:硬IPD:都不是 正确答案：D

5.串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_________正确答案：C

A:面积优化方法，同时有速度优化效果

C:面积优化方法，不会有速度优化效果B:速度优化方法，不会有面积优化效果 D:速度优化方法，可能会有面积优化效果

6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是：_________(4) A:if clk'event and clk = '1' thenB:if clk'stable and not clk = '1' then

EDA技术与VHDL2006上学期A卷

1.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。(4)

A:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D:综合是纯软件的转换过程，与器件硬件结构无关； 正确答案：D

2.不完整的IF语句，其综合结果可实现________。(4)

A:时序电路B:双向控制电路C:

条件相或的逻辑电路D:三态控制电路 正确答案：A

3.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。(4)

A:idata <= "00001111";

16"01"; 正确答案：D B:idata <=

b"0000_1111";C:idata <=

X"AB";D:idata <=

EDA复习资料

4.在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。(4) A:if clk'event and clk = ‘1’ thenC:if clk’event and clk = ‘0’ then

正确答案：D

5.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_______(4) A:FPGA B:CPLDC:CPUD:GAL 正确答案：A B:if falling_edge(clk) then D:if clk’stable and not clk = ‘1’ then

6.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。

(4) 正确答案：C

A:CPLD

即是现场可编程逻辑器件的英文简称；

C:早期的CPLD是从GAL的结构扩展而来；

CPLD结构；

7.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。正确答案：B

A:提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B:CPLD是基于查找表结构的可编程逻辑器件；D:在Altera公司生产的器件中，FLEX10K 系列属

B:提供设计的最总产品----掩膜C:以网表文件的形式提交用户，完成了综合的功能块； D:都不是。

8.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配

→__________→编程下载→硬件测试。①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定(4) A:③①B:①②C:④⑤D:④② 正确答案：B

9.嵌套使用IF语句，其综合结果可实现________。(4)

A:带优先级且条件相与的逻辑电路；B:条件相或的逻辑电路；

C:三态控制电路；D:双向控制电路。 正确答案：A

10.下列EDA软件中，哪一不具有时序仿真功能：________。(4) A:Max+Plus IIB:Quartus II

C:ModelSimD:Synplify 正确答案：D

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