数字电路抢答器设计报告

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抢答器设计报告

成员：

集成电路1 学号： 通信工程5 学号：

学 院： 通信工程学院

2012年5月

数字抢答器

21日

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一 课题设计概述及原理 1预期实现功能

(1)设计一个智力竞赛抢答器，可同时供4名选手或4个代表队参赛，他们的选号分别是1、2、3、4、各用一个抢答按钮，按钮的编号对应分别是S1、S2、S3、S4.

(2)给节目主持人设置一个控制开关，用来控制系统的清零和抢答器的开始。

（3）抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持主持人将系统清零为止。 (4) 抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定（如30秒）。当节目支持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出短暂的声响。

(5) 参加选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。

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（6）如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示0。 2 设计思路

二 单元程序或原理图设计及分析 1、顶层设计

原理图：

OUTPUTspeakerlit4836_qiangdamokuaia91b90c89d88CLK50MINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCljt4836_miaobiaoDATA[0]DATA[1]DATA[2]load0CLKPAUSE-buttonHAHBOAHCOBOCODOEOFOGpin_nameOUTPUTOUTPUTA91B90C89D88CLK-50mCLRinstdata[0]data[1]data[2]speakerHAHBOAHCOBOCODOEOFOGspeaker13OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTCLR25INPUTVCCinst1CLRNDFFOUTPUTOUTPUTinst4NOTPRNDinst8QAND3startINPUTVCCinst3 4 / 19

2、仿真波形

3、功能 （1）抢答

当正常工作时，下载后，会出现倒计时10秒的一次初始化。同时，选显示管会显示40的字样，表示有4各参赛选手。使拨动开关B(switch3锁定开关置于低电平，此时赋予选手开关按钮的权限，处于高电频时，选手无权限)，让选手（从左到右依次为1、2、3、4号）各按动按钮一次，以检测按钮功能和提醒选手注意。此时，裁判按下A(switch1)让秒表显示处于待命

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状态00。

抢答开始时，使开关B处于低电频，且使A产生一个负脉冲，同时，宣布抢答！此后，当4位选手中第一个按动按钮时，会响出一个声音（共4种声音，且4位选手的声音各不同）。此时，时钟会停下，显示按下第一个按钮的时间，同时，会显示选手号码。其他选手按下的数据将无效！从而，完成一次强答！ （2）检举。

当有选手后于第一位按下按钮时，即视为出错。该抢答器具有检举该错选手的功能。 三 模块化分析 1 显示模块 （1）原理 A 功能

在工作正常的情况下，下令开始，并同时按下开关，会出现0、9、8、7、6、5、4、3、2、2、0、的循环显示字样，也就是10秒的倒计时。当选手按下一个按钮就会暂停下来。从而实现一个循环。 B 原理：

本模块中，用到的主要模块有扫描模块scan、1HZ等分频模块、外加基本芯片和电路构成。 扫描模块scan:

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主要进行地址端HA、HB、HC和进行数据的通道选择。以确保在每一时刻有正确的稳定显示。其中用到了74151.JK等基本触发器和基本门电路。电路的连接原

理

见

V原理图

N。

n如下：

iJKANJKJKJKiPRNQiAnNJKPRNQANJKiniPRNHCQCLRNniniCLRNnCLRNnCLIVNHAHAHBHAHBHC74151ABCD0D12D2D34D45D5OD6daD7GNiGAHBBHCCD0D1D2D2D3D4D4D5D5OD6daD7OGNiG74151YWNYODDDYWNYOMnULMnUL 7 / 19

D2[3..0]data[3..0]D4[3..0]D5[3..0]HAHBHCYO[0]YO[1]Q2[3..0]data[3..0]Q4[3..0]Q5[3..0]YO[2]YO[3]OUTPUTINPUTVCCINPUTVCCINPUTVCCINPUTVCCOUTPUTHEAHEBHECABOUTPUTOUTPUTOUTPUTCDOUTPUTOUTPUTABHCCD0OD1D2[2]D2D3D4[2]D4D5[2]D5OD6data[2]D7GNHBGNDHA74151HAHBHC74151ABCD0D1D2D3D4D5D6D7GNYWNYO[2]D2[3]D4[3]D5[3]Odata[3]YWNYO[3]inst21MULTIPLEXERGNDinst23MULTIPLEXER

波形如下：

（2）1HZ模块: A 功能

把班子自带的50m频率进行分频。得到10kHz、1Hz

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等频率。 B 原理

通过用74160构造5分频，外加用vhdl写的100分频器和基本电路。过程理解简单。

VCCGND74160LDNABCDENTENPCLRNQAQBQCQDRCOdiv100NOTdiv100adclkinst7qclkqinst5inst3clk-50mINPUTVCCinstCLKCOUNTERPIN_22addiv100clkqDIV-6CLKDIV-6div2-32CLOCKQ1-2Q2-4Q3-8Q4-16Q5-32OUTPUTOUTPUTOUTPUTOUTPUTOUTPUT1Kdiv-50m-1HZdiv-50M-2S05HZ-T4S025HZ-T8SPIN_100inst4inst27OUTPUT0125HZ-T16sinst10OUTPUT10HZ原理图如下：

②显示模块顶层原理图为：

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ljt_4836-scanDA0DA1INPUTVCCINPUTVCCVCCDA[0]DA[1]DA[2]Q2[3..0]Q3[3..0]Q4[3..0]Q5[3..0]DA2INPUTVCCQ2[3..0]Q3[3..0]Q4[3..0]Q5[3..0]DA[3..0]CLK1KADinstHEAHEBHECABCDOUTPUTHAAB74247NOTOUTPUTHBHCABCDOUTPUTARBONBOACCOBDDOCRBINODBINOELTNOFOGBCD TO 7SEGinst24inst26NOTNOTOUTPUTOUTPUTOAOBinst30NOTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOCODOEOFOGinst27NOTinst31NOTinst28NOTinst32inst29VCC74190LDNAQABQBCQCDQDGNMXMNDNUPRCONCLKinst33BCD COUNTERADQ3[0]Q3[2]Q3[1]Q3[3]NOTinst59NOTAND4AND3VCCINPUTCLKGNDDA[3]PAUSEADinst55NOTinst56NAND2yijinqijiuahizantinginst44inst57inst473AND3inst531HZclk-50m1Kdiv-50m-1HZdiv-50M-2S05HZ-T4S025HZ-T8S0125HZ-T16s10HZ74190DIV-10CLKDIV-102AADFFDinst13ACPRNabQPAUSECLRNinst35AALDNAQABQBCQCDQDGNMXMNDNUPRCONCLKinst18BCD COUNTERyijinqijiuahizantingXOR74190Q2[0]Q2[1]NOTQ2[2]NOTinst51Q2[3]inst52PAUSEACinst9DFFDFFAND3LDNAQABQBCQCDQDGNMXMNDNUPRCONCLKinst19BCD COUNTERPAUSEQ5[0]Q5[1]Q5[2]Q5[3]VCCTFFPAUSE-buttonINPUTVCCNOTinst8DPRNQDPRNNOTQTinst7PRNQinst6inst50CLRNinst41CLRNinst4GND174190LDNAQABQBCQCDQDGNMXMNDNUPRCONCLKinst21BCD COUNTERCLRNinst23Q4[0]Q4[1]Q4[2]Q4[3]VCCNOTTFFTFFinst5ADTPRNQTPRNPAUSEQADdiv-5CLKDIV-5CLRNinst1CLRNinst2inst34

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仿真波形图为

本文来源：https://www.bwwdw.com/article/fqhh.html