电子设计自动化eda技术实验三报告模板-8线-3线优先编码器设计

电子设计自动化eda技术实验三报告模板-8

线-3线优先编码器设计

篇一：电子设计自动化EDA技术实验三报告模板-8线-3线优先编码器设计[1] 湖南安全职业技术学院 实 验 报 告

课程名称实验项目名称 8线-3线优先编码器设计 实验学生班级电信0901 实验时间 实验地点 EDA实训室 实验成绩评定 指导教师签字 年月日

篇二：EDA课程设计报告8线-3线优先编码器 Xxxxx学院

《EDA技术》课程报告

设计题目：8线-3线优先编码器 班 级： 应用电子1101班姓 名：学 号： 指导老师： 日 期： 目录

一、8-3优先编码器设计原理分析 .............. 3 二、8-3优先编码器模块的源程序 .............. 3 三、8-3优先编码器仿真结果 .................. 4 四、设计总结和心得体会 ...................... 5 五、参考资

料 ................................ 5 一、8-3优先编码器设计原理分析

8-3优先编码器输入信号为din0，din1，din2，din3，din4，din5，din6和din7，输出信号为out2、out1、out0。输入信号中din7的优先级别最低，依次类推，din0的优先级别最高。也就是说若din0输入为1（即为高电平）则无论后续的输入信号怎么样，对应的这种状态一样，如若din0输入为0（即为低电平）则看优先级仅次于din0的din1状态决定，依次类推。因为din0到din7共8中状态，可以用3位二进制编码来表示。8-3优先编码器真值表如下表所示。 表1 8-3优先编码器真值表 二、8-3优先编码器模块的源程序

8-3优先编码器由VHDL程序来实现，VHDL语言描述如下：

LIBRARY IEEE;

USE _LOGIC_; ENTITY coder IS

PORT ;output : OUT STD_LOGIC_VECTOR;EANABLE: in std_logic ); END coder;

ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR; BEGIN PROCESS BEGIN IF THEN

IF ='1') THEN output 篇三：实验三-8线3线优先编码器

实验三 基本组合逻辑电路的PLD实现（2） 实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器 实验目的:

1. 熟悉用可编程器件实现基本组合逻辑电路的方法。 2. 进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入

法，进一步熟悉如何编译，器件选择，管脚分配和仿真。 预习要求：

1. 回顾数字电路中关于优先编码器的相关知识。 实验说明：

1. 用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言

输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。

2. 优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优

先等级对同时输入的多路信号中优先级最高的一路进行编码。

3. 8线-3线优先编码器的真值表如下图所示： 实验内容与步骤：

1. 新建一个属于自己的工程目录。

2. 新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有 效），完成设计。

3. 对电路图进行编译，仿真。

4. 用VerilogHDL语言方式编写一个8线-3线优先编码器。

5. 完成编译，管脚分配，并对模块进行仿真。 实验报告要求：

1. 将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。

2. 将代码关键位置写上相应注释（可用中文）。 3. 对仿真波形截图，贴到实验报告中。 1

实验图表与数据：

1. 8线-3线优先编码器电路图： 2. 8线-3线优先编码器电路仿真波形： 3 .8线-3线优先编码器Verilog代码： 2

4. 8线-3线优先编码器Verilog代码仿真波形： 3

本文来源：https://www.bwwdw.com/article/fozf.html