高稳定度锁相环设计

高稳定度锁相环设计

【摘要】在当前形势下，随着通信及电子系统的发展，锁相环电路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环电路是无线收发系统的重要组成部分，为适应无线通信技术的进步，近年来发展十分迅速。本文介绍一种高稳定度和相位噪声的锁相环设计，其包括器件的选取、环路的设计、软件的编写以及电路的测试和应该注意的问题。

【关键词】锁相环；高稳定度；相位噪声 一、引言

本文介绍一种高稳定度和相位噪声的锁相环设计，适用于对频率源指标要求较高，锁定时间要求较低的场合，而且相对于单个高稳定度和相位噪声的频率源来说成本较低。

锁相环电路是一种以消除频率误差为目的的反馈控制电路，它的基本原理是利用相位误差电压取消除频率误差，所以当电路达到平衡之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。而且锁相环电路还具有科研不用电感线圈、易于集成化、性能优越等许多有点，因此广泛用于通信、雷达、制导、导航、仪表和电机都方面。

图1是一个锁相环的构成框图，PLL电路基本上由下述三大部分组成： 鉴相器（phase Detector或phase Comparator）鉴相器用于检测两个输入信号的相位差；环路滤波器（loop Filter）是将鉴相器输出含有纹波的电流信号平均化，将此变换为交流成分少的直流信号的低通滤波器。环路滤波器除滤除纹波功能外，还有一种重要作用，即决定稳定进行PLL环路控制的传输特性；压控振荡器（Voltage Controlled Osillator）就是用输入直流信号控制振荡频率，他是一种可变频率振荡器。

随着电子技术的发展，要求信号的频率越来越稳定，一般的振荡器已经不能满足要求，于是出现了高准确度和高稳定度的时钟振荡源。但是高稳定度的时钟振荡源价格比较昂贵，对于成本的节约上有很大的限制。于是利用锁相环技术产生高精度高稳定度的频率源应运而生，只需要一个成本不高的时钟源和一个高稳晶振就可以实现高精度和高稳定度的时钟频率输出，图2是一个高稳定度锁相环的框图电路。

二、电路框图

本文利用的是单片机STC12C5410AD和鉴相器芯片ADF4001以及一个高稳压控晶振实现锁相环电路，电路框图如图3所示。

1.器件选择

单片机用普通的单片机即可，本设计使用的是STC系列单片机，也可以使用51系列的单片机；ADF4001是AD公司的一款鉴相器芯片，最大输出频率可到200MHz，它内部含有一个13位、一个14位的分频器，可以对输入频率进行分频，使鉴相频率一致；高稳定度的压控晶振可以自己选择，适合自己要求的，表1是我们自己选择的恒温晶振部分指标。

2.环路设计

环路滤波器的设计是锁相环的重点，它决定了锁相环的指标好坏。环路滤波器的设计关键在环路带宽上，环路带宽会影响锁定时间、相位噪声和短稳等指标。环路带宽与锁定时间成反比关系；大于环路带宽部分的相位噪声由晶振决定，小

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