同步清零与异步清零

资料

【题目1】：如何理解数码寄存器和锁存器在时序电路中的作用？

【相关知识】：数码寄存器结构，时序电路信号分类，集成电路输出方式等。

【解题方法】：数码是最简单的时序电路，其主要作用是并行寄存数据。掌握寄存器的输入控制方式，了解寄存器的输出方式是应用数字寄存器的关键。

【解答过程】：图1是74LS451中规模集成并行数码寄存器。数码寄存器的输入信号可分成三种：

（1） 锁存使能控制端，如图1中的LE。只有当锁存使能信号有效（图1是上升沿）时，寄存器才能锁存输入数据(d3d2d1d0)，寄存器状态得到更新。时钟信号经常作为锁存使能端的输入，以便协调时序电路的工作。

（2） 控制输入端，它的作用可同时影响寄存器的多个输出，如图1中的CR。有些控制输入端需要与锁存使能输入端配合才能生效，称这种控制为同步控制。例1的清零属于异步控制。

（3） 数据输入端，如图1的。

在微控制器单元（MCU）中，寄存器是十分重要的资源。寄存器的主要作用是快速寄存算术逻辑运算单元（ALU）运算过程中的数据。熟悉和了解MCU的寄存器是掌握MCU应用的关键。MCU内部寄存器的位数通常与MCU的总线宽度相同，如普通51系列单片机的寄存器宽度是8位，嵌入式控制器和DSP处理器的寄存器宽度通常是32位或48位。

当寄存器应用在MCU单元的外部时，由独立的一片中规模集成电路组成，通常称之为锁存器。常用的8位锁存器有74LS373，74LS374，74LS377，74LS573等。

应用锁存器时了解锁存器的锁存使能输入端的有效方式，控制输入端的控制方式和输出端的输出形式十分重要。 锁存使能输入控制方式有：低电平有效，高电平有效，时钟上升沿有效，时钟下降沿有效。 控制输入端有：异步清零，异步置数，同步清零，同步置数。 输出形式：普通TTL输出，OC输出，三态输出。

例1，74LS373的结构如图2所示，试分析其输入控制方式和输出方式。

观察74LS373逻辑电路图，配合74LS373提供的数据手册可知74LS373是高电平触发、低电平输出全能控制、输出具有三态功能的8位锁存器。

图3是应用74LS373中写入数据、控制8个LED指示灯状态的一个电路图。

需要改变指示灯状态的时序过程： （1） 准备输入数据

）；

（例，需要灯LED0、LED2、LED4、LED6亮时，令

（2） LE控制输入置高电平，即令，将输入锁入寄存器；

（3） LE控制输入置低电平，使锁存器处在保持状态。

正常情况只要锁存使能输入无效，即使输入数据受到干扰时，出现扰能力不强。

变化，输出指示灯的状态也不会变化。但是，当

时，正在变化的输入会被锁存入寄存器，使输指示灯的状态混乱。图3电路的抗干

图4在锁存器的锁存使能控制端增加了一个条件，当写信号 和地址信号输入数据。这样即使抗干扰能力。

同时有效时，锁存器才能锁存

信号（地址）受干扰，只要此时没有写信号，锁存器状态就不会改变，从而增加电路的

【题目2】：如何理解同步清零（置数）和异步清零（置数）的区别？

【相关知识】：中规模集成计数器的功能表阅读、反馈清零法和反馈置数法的应用等。

【解题方法】：中规模集成计数器的模通常是10或16，当要实现比集成计数器模小的计数器时，必须使用清零或置数端，应用的关键区分清零和置数是同步还是异步。

【解答过程】：[例1]表1是单片集成计数器74LS161的功能表，图1是由单片集成计数器74LS161构成的计数器，试分析其逻辑功能。

[解]由图1可知，集成计数器控制端数器功能表中的四位二进制计数功能。但清零端变计数顺序。

（有效），置数端（无效），该设计应用了集成计

，而是受状态(q2)、(q1)和(q0)的控制，目的应用反馈清零法改

当时，清零控制端有效，此时能否立即实现清零将由清零控制的同步或异步特性决定。

异步控制不需要时钟有效沿的配合，只要控制端满足条件就能实现控制功能。同步控制当控制端满足条件后，还需要等待时钟有效沿，且时序不能颠倒，只能这样才能实现控制功能。

由表1可知，74LS161的清零控制与时钟无关，属于异步控制。当现清零功能，

，

时，清零控制端有效，立即实

仅是一个短暂的过渡状态。图1的状态转移图如图2所示。

[例2]图3是由单片集成计数器74LS161构成的时序电路，试分析其逻辑功能。

[解] 由图3可知，集成计数器控制端

（有效），清零端

（无效），该设计应用了集成计

数器功能表中的四位二进制计数功能。但置数端的控制，目的应用反馈置数法改变计数顺序。

，而是受状态(q3)、(q2)、(q1)和 (q0)（）

由表1可知，74LS161的置数控制需要时钟有效边沿配合，属于同步控制。当端有效，但必须等待时钟边沿到达后才能实现置数功能，故状态

时，置数控制

不会立即被置数输入端

替换，而会保持一个时钟脉冲的宽度，且在此间

下一个时钟有效沿到来时实现同步置数，

，一直有效，当

。同步置数过程如图4所示。

由此可得完整状态转换图如图5。

【题目3】：如何实现集成计数器的级联？

【相关知识】：中规模集成计数器的功能表阅读，反馈清零（置数）应用，计数器级联等。

【解题方法】：当被设计计数器的容量大于单片中规模集成计数器的模时，必须通过多片级联方式实现。片间级联方式有同步级联和异步级联两种。图1(a)各级计数器的时钟脉冲相同，称这种级联方式为同步级联。同步级联要求中规模集成计数器具有同步保持功能。图1(b)各级计数器的时钟脉冲不同，当前级时钟由前级计数器状态决定，称这种级联方式为异步级联。

设第i级由单片集成计数器构成的计数器模为(mi)，则多片级联后的计数器容量等于

。

大容量计数器的设计可以分成两步：第一步是应用反馈清零或反馈置数法设计第器（最高级的设计略有不同），第二步是完成片间级联信号的设计。 【解答过程】：

级模为(mi)的计数

[例]应用中规模集成计数器74LS163设计一个8421BCD编码的60进制计数器。 [解] 按设计要求，60进制计数器应该分解成二级实现，且器采用反馈清零法实现。

十位和个位各用一片集成计数器实现，但十位的计数状态必须受个位的控制。只有当个位计数溢出时，十位才计一次数。由于74LS163具有同步保持功能，因此片间级联可以采用同步级联方式，当然也可以采用异步级联方式。 1．片间同步级联法

。本例采用反馈置数法实现个位10进制计数器，十位的6进制计数

2．利用异步清零和异步置数

解决自启动的另一种方法是利用FF的异步清零和异步置数功能，在电路上电瞬间将FF的状态控制在主循环之中。8421BCD编码的十进制加法计数的一种设计结果如图3所示。其中R、C构成复位电路，在上电瞬间电容C上的电压不能突变保持低电平，利用四只FF的异步清零功能，促使计数器初始状态等于0000。R、C充电结束后，电容C上电压保持在VCC，清零无效。

3．两种自启动方法的比较

利用异步清零和异步置数实现自启动的优点是可以按最快的速度使时序电路进入主循环。缺点是初始化结束后，电路如果受到干扰进入无效状态，就有可能再也不能返回主循环，需要重新上电或复位才能恢复电路功能。

利用完整的状态转移图实现自启动的优点是不管在何种情况都可以保证电路工作在主循环。缺点时无效状态至少需要一个时钟宽度才能转入主循环，电路仍有进入无效状态的机会。如果时序电路任何时刻都不允许进入某些无效状态，这种方法无法做到。

理想的自启动电路是同时采用两种自启动电路，这样既可以保证上电后快速进入主循环，又可以防止工作中因干扰跑出主循环。

【题目9】：触发器构成的异步时序电路的一般分析方法

【相关知识】：触发器的应用，状态真值表，状态转移图和异步时序电路的一般分析方法等。

【解题方法】：异步时序电路中各触发器并不同时在同一时钟沿触发，即不同触发器（类型相同）的时钟信号可以不同，这样可以增加设计的灵活性，减少驱动方程的复杂性，同样功能的异步时序电路要比同步时序电路略为简单。由于异步电路中触发器不同时工作，必然会产生过渡状态，这是异步电路的主要缺点。

异步时序电路分析的目的就是要了解各状态之间的转换关系。简单异步时序电路（触发器个数数不大于五只）的分析具有很强的规律性，分析过程为：

（1） 写出各触发器的时钟方程、驱动方程和电路的输出方程；

（2） 列状态真值表，状态真值表的输入外部输入和状态输入，输出包括状态输出和外部输出，列出状态真值表的输入组合必须保证完整。例，若有N个外部输入和M个状态变量，则输入组合是M+N个。

（3） 根据触发器的时钟方程、驱动方程和电路的输出方程，求出每个组合下的状态输出和电路输出。确定次态输出时必须确定各FF的工作次序。外部时钟有效时，才能启动一轮状态变化，时钟输入端直接与外部时钟相连的FF首先触发，其它FF根据其时钟方程，判定其是否有效，若有效则触发。 （4） 将状态真值表转换成状态转移图； （5） 由状态转移图得到时序电路的逻辑功能。 【解答过程】：

例，已知某时序电路如图1所示，试分析其逻辑功能。

[解]图1电路是一个以触发器为核心的时序逻辑电路，各触发器的CP脉冲的有效沿不完全相同，属于异步时序逻辑电路，可以应用上述方法进行分析。

（1） 触发器的时钟方程、驱动方程和电路的输出方程

FF2：

FF1：

FF0：

输出：

注意分析过程只需列出触发器的驱动方程，并不需要将触发器的驱动方程代入触发器的特征方程求出其次态方程，这样反而会降低计算效率。例，对JK触发器而言，若现态是

，驱动端是

，根据JK触发器的

功能表可知时输出（次态）翻转，故。若应用次态方程计算，则计算公式是

，计算更加复杂。

（2） 列状态真值表

状态真值表较为规范的列写是输入部分按时钟有效沿、外部输入、状态输入的顺序排列，输出部分按次态输出、外部输出的顺序排列。本例有三个状态输入，三个状态输出，一个外部输出，其规范的状态真值表如表1所示。

其中，现态输入(q2q1q0)有时也写成。

（3） 确定FF的工作次序，根据触发器的时钟方程、驱动方程和电路的输出方程填写状态输出和电路输出； 本例中FF2和FF0直接与外部时钟信号连接，故FF2、FF1在外部时钟有效沿到来后首先触发，FF1的时钟方程由FF0的输出决定，需要根据FF0的状态变化决定其时钟沿是否有效，若有效则触发，否则不触发。

例如，当输入组合

， JK触发器翻转，；

，外部时钟有效时，FF0和FF2首先触发。由驱动方程和输出方程得：

；

，JK触发器状态同步保持，

由于，当FF0的状态由0变成1时，(cp1)产生一个上升沿，而FF1的有效时钟边沿是下降沿，故本轮

。

FF1不触发，状态保持不变， 外部输出Z=1。

又如，当输入组合

， JK触发器翻转，

时，外部时钟有效时，FF0和FF2首先触发。由驱动方程和输出方程得：

；

，JK触发器置1，

；

由于，当FF0的状态由1变成0时，(cp1)产生一个下降沿，FF1时钟有效，FF1继FF0后开始触发。

，JK触发器翻转，

。

对八个输入组合分别计算，得到完整的状态真值表如表2所示。

（4） 将状态真值表转换成状态转移图

将状态真值表转换成状态转移图时，可从状态0出发，依次寻找其下一个次态。若一个循环没有穷尽所有状态，则开始新一个循环，并选择一个新的状态，依次寻找新状态的下一个次态。例1的完整状态转移图如图2所示。

（5） 由状态转移图得出时序电路的逻辑功能

状态转移图可以最直观地反映时序电路的逻辑功能。主循环有五个状态000、001、010、011、100组成，逻辑功能是8421BCD编码的异步五进制计数器，且在100状态时输出产生低电平。电路一旦进入状态101、110、111，经过一个时钟周期后即可进入主循环，本电路能够自启动。 【题目10】：施密特触发器的电路结构特点与应用

【相关知识】：施密特触发器的传输特性，CMOS门电路构成的施密特触发器电路分析，施密特触发器的应用等。 【解题方法】：施密特触发器内部存在一条正反馈支路，它利用输入电压的大小改变输出电平，当输入电压保持在一定范围内时输出处在保持状态。分析施密特触发器输出可分成四步： （1） 分析输入足够小时输出逻辑电平； （2） 分析输出足够大时输出逻辑电平；

（3） 分析输入由足够小逐步增大时输出电平翻转所需的上限输入阀值电压； （4） 分析输入由足够大逐步减少时输出电平翻转所需的下限输入阀值电压。

【解答过程】：施密特触发器的典型传输特性如图1所示。施密特触发器传输特性的主要参数是翻转或触发阀值及回差电压

。

，

当输入信号的电压值必须大到一定程度，即电平，若输入电平落在滞回电平之间

一定的记忆功能，因此可将其归入触发器一类。

图2是用CMOS非门电路构成的简单施密特触发器，其电路结构特点是内部存在一条正反馈支路，从而保证输出电平转换的边沿很陡。

，或小到一定程度即

时，施密特触发器才能改变输出

，输出电平保持不变。从这个意义上观察，施密特触发器同样具有

分析施密特触发器电路就是要确定其传输特性，并得到翻转或触发阀值

。

首先考虑(vi)电压足够低时，例，，非门A输出高电平，非门B输出低电平。

当输入电压(vi)逐步升高，达到CMOS非门的阀值电压(vt)时开始翻转，非门A输出低电平，非门

B输出高电平。翻转后，输出高电平通过电阻(r2)反馈回非门A的输入端，使(vi1)进一步增加，

，正反馈过程导致输出(vo)迅速变成高电平，电平转换过程为

。施密特触发器的阀值上限(vtplus)在翻转瞬间必须满足，

即。

当输入电压(vi)由足够高逐步变低时，当时开始翻转，非门A的输入变成低电平，

非门B输出低电平。翻转后，输出低电平通过电阻(r2)反馈回非门A的输入端，使(vi1)进一步减小，

，正反馈过程导致输出(vo)迅速变成低电平，电平转换过程为

。施密特触发器的阀值下限 在翻转瞬间必须满足

，即。

施密特触发器的回差电压值为：。

施密特触发器的主要应用有：（1）脉冲变换，将非矩形波信号变换成矩形波，如图3(a)；

（2）脉冲整形，将上升沿或下降沿较宽的矩形波，或受到噪声干扰的矩形波整形成边沿陡而高低电平干净的矩形波，如图3(b)；（3）脉冲幅度检测，检测信号幅度超越上限或超越下限的部分，如图3(c)。（假定施密特触发器的传输特性如图1所示）

【题目11】：如何分析CMOS门电路组成的单稳触发器？

【相关知识】：RC定时电路充放电时间常数的计算，单稳触发电路分析。

【解题方法】：分析单稳电路时首先要确定电路的稳态电平值。判别单稳触发条件，找出定时器件，确定充放电回路，然后计算单稳脉冲宽度。

【解答过程】：分析单稳电路时首先要确定电路的稳态电平值。判别单稳触发条件，找出定时器件，确定充放电回路，然后计算单稳脉冲宽度。

按触发方式分类，单稳触发器可分为非重发和重触发两种。非重触发单稳在暂态期间不能再次触发，重触发单稳在暂态期间可以多次重新触发。重触发单稳的主要工作原理是在每次触发开始时，对定时RC中的电容电荷初始化，消除前次触发的影响，进而保证每次触发均等效从稳态开始。非重触发和重触发的单稳时序比较如图2所示（假定上升沿触发）。

对非重发单稳，触发脉冲1、2落在第1个单稳脉冲中间，只响应第1个触发脉冲，触发脉冲3、4、5落在第2个单稳脉冲中间，只响应第3个触发脉冲。

对重触发单稳，触发脉冲1产生的单稳尚未结束就来了第2个触发脉冲，按重触发功能从头开始重新产生触发脉冲，因此其单稳输出的宽度比非重发单稳宽。第3、4、5三个触发脉冲产生了三次连续触发。

基本单稳电路的主要参数有：输出暂态脉冲宽度(tw)，输出幅度(vm)，两次触发的最小时间间隔(tp)。 图3是用CMOS门电路组成的单稳触发电路。

分析单稳电路首先要确定稳态输出。图3稳态输出必须是低电平，这样或非门的输出才能接受输入(vi)的触发控制。当

，假定输出低电平，或非门输出高电平，电容C上两端电压等于零，

，

，假设成立。

当触发信号到达后，，或非门输出低电平，电容C上电压不能突变，，输出变

成高电平。然后(vdd)通过R对电容C充电，如图4(a)所示，当(vi2)达到CMOS管的开启电压(vt)时暂态过程结束。

充电过程的函数方程：

暂态结束前瞬间。如果触发脉冲宽度宽度小于单稳脉冲宽度 ，暂态结束时触发输入，，

或非门输出高电平，电容C上电压不突变，

路起作用，电容C两端的电压被钳位在二极管压降处，即

，此时CMOS非门输入端的保护电

，然后电容C通过R向电源(vdd)放电，如

图4(b)所示。当电容C上电荷放完后回到稳态初始状态。显然电容C上电荷放完的时间趋向无穷大，当时，电容C两端的电压小于0.03伏，已基本接近0。

由上分析可得两次触发之间的最小时间间隔约为：

图2单稳电路有一个限制条件，要求触发脉冲宽度小于单稳脉冲宽度。解除这个限制的方法是让触发脉冲通过一个微分电路，变成窄触发脉冲，如图5所示。

图5中虚线框内是微分电路，经过微分电路后脉冲宽度稳定在

左右（注意CMOS门输入端的保护电路）。

本文来源：https://www.bwwdw.com/article/fhmp.html