基于FPGA的任意信号发生器 - - 外文翻译-精品

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基于

FPGA的数字信号发生器的设计

在现代电子测量技术的研究及应用领域中，常常需要高精度且参数可调的信号

源。数字信号发生器已成为现代测量领域应用最为广泛的通用仪器之一，代表了信号源的发展方向。而随着大规模可编程逻辑器件FPGA的发展以及可编程片上系统（SOPC）设计技术的日渐成熟，为这类信号发生器的设计与实现提供了理论依据与技术支持。本文设计的数字信号发生器以直接数字频率合成（DDS）技术为核心，用现场可编程门阵列（FPGA）来实现频率和相位的预置和改变，并完成信号的频率和相位差显示。设计中采用的是直接数字频率合成（DDS）技术，该技术是一项关键的数字技术，能很好的实现信号在幅度，频率以及相位等方面的移动。系统以EDA软件为工具，采用VHDL语言，满足了对数字信号控制的更高要求。结果表明，采用EDA技术设计的数字信号发生器使得数控系统与其他的电路实现的数字信号发生器相比具有更高的可靠性、实时性、运算速度高以及集成度高等特点。该

数字信号发生器的设计可像软件一样随时更改，这就为系统维护带来了方便，同时结合FPGA有效地扩展输出波形的频率范围，实现了输出两路高精度相位差的正弦信号，使系统性能稳定可靠。

关键词：信号发生器；DDS；片上可编程系统；FPGA；

1 导言

然而，随着FPGA的资源合理使用，使用FPGAFPGA本质上是一种数字设备。

进行数字化多通道模拟波形成为了一种可能。数字化的波形可直接在FPGA内部处理。目前有几种模拟信号数字化的可能的方案。我们计划在FPGA 模数转换器的研究中使用一种基于在图1所示的斜坡比较的方法。

图1 基于FPGA的模数转换器

模拟输入均直接连接到FPGA的输入引脚。一个无源RC网络连接到FPGA的输出引脚，以便生成定期参考电压斜坡。当参考电压斜坡到达输入电压等级时，差分输入缓冲器被用作比较器来产生FPGA内部逻辑转换。转换时间是通过TDC块在FPGA中实现被数字化的。从这段时间以后，RC网络参数和坡道起动时间可以从已知的输入电压大小而得到。如今，FPGA器件被设计成与各种差分信号标准兼容以后，差分输入缓冲器由于其有效的大的输入电压范围成为了很好的比较器。许多基于比较器的ADC方案可以用FPGA来实现。例如，通过?-?计划，在较大的FPGA资源使用下（通常是每通道4个I / O引脚），信号可以被迅速地跟踪，并且只产生很小的数字化误差。随着威尔金森破败的计划，负责窄脉冲一体化可以用数字化来结合，尽管越来越多的外部模拟电路是必要的。我们在此研究的斜坡比较方案（或者在分类借鉴基础上的单斜坡ADC，尽管这两个坡道的斜坡可以被利用）是对于相对缓慢的信号大通道数的应用的一种合适的选择。 （在一些参考资料里，单斜坡计划被误认为是参照基于双斜坡原则的威尔金森ADC。）一个关键的功能块，时间数字转换器（TDC）在FPGA是需要的。有两种TDC方案可以在FPGA中实现：延迟链方案和多采样方案。我们在这项工作中使用的TDC是涉及四时钟的多采样方案。在参考文献[7]中提到，四个抽样，边缘检测，脉冲滤波器和计数锁存器是由四个90度相分离时钟驱动。由四组电路收集到的四组数据过多，他们在不同的时间内有效，这使得在稳定性消除和编码逻辑复杂化。在我们的TDC设计中，四个采样转移到在一个时钟域立即且只有一个边集检测的一个位模式，脉冲滤波器和计数锁存电路被使用。该稳定性在采样阶段才被限制，事实上，该稳定性在采样阶段没有任何损失，而是携带着输入信号的到达时间信息。解码在我们的设计中变得非常简单。详细的描述在第二节。

在FPGA中的TDC已经非常有用了。为费米实验室MIPP升级项目设计的TDC卡在论文中也有记载。

多采样结构可以有其他的应用。被熟知的“数字相位跟随”（DPF）的解串器电路也有记载。使用DPF，任何FPGA输入都可用于接收串行数据而无需专门的解串器，这些解串器只能由高端FPGA系列提供。该DPF可以补偿由于电缆温度的变化或者由于晶体振荡器发射机和接收机之间的频率差而造成的输入数据的相位漂移。

2 TDC在FPGA中的运行

在FPGA中的TDC是基于多相位时钟的。TDC的输入是通过四个寄存器被采样的，这些寄存器有四个相位的时钟。如图2所示。

图2 多抽样的TDC电路

输入被缓冲，然后以同样的传播延迟发送到四个寄存器。这四个寄存器连接到有90°相位差的四个内部时钟上。0度和90度的时钟通过相锁回路（PLL）时钟合成器产生。他们的倒置用于产生180度和270度的时钟。根据到达时间，有关的输入逻辑电平转换被记录在不同地点的四个寄存器内。我们在Altera的Cyclone FPGA器件设备（EP1C6Q240C6）使用的时钟频率是360兆赫，它提供了0.69纳秒（LSB）的时间分辨率。一个单相的时钟域转移出现在第二和第三个记录层。然后输入信号的到达时间是编码为两个时间位（T0和T1）和一个数据有效信号（DV），计数器提供了一个命令时位。

过渡边缘检测和脉冲滤波逻辑都包含在编码器内。对于许多应用程序，一个简单的领先优势编码就足够了。例如在一些应用中，从一电线室估计输入脉冲，前缘和后缘都可以数字化。在这种情况下，一个额外的输出显示边缘的类型可能会需要。该脉冲滤波功能可以防止输入电路铃声由于被错误数字化而造成的超短脉冲。我们设计到连续四个位的位量子点至Q3模式使用了通过查找表的FPGA逻辑单元，以确定一个采样点是否在一个完善的脉冲边缘。回想一下使用查找表的FPGA，它可以实现“任何“四个输入的组合逻辑，满足边缘检测和脉冲过滤的应用要求。

时序关键的信号通路通过设置输入缓冲区来控制，多采样寄存器和FPGA的内部时钟域转移寄存器如图3所示。这种对称的布局，保证从输入缓冲区到采样寄存器的一致的传播延迟，从而获得均匀的位宽，最大限度地减少微分非线性。

图3 FPGA中的时序关键路径

逻辑元件布局由“手动“的电子数据表完成。所有的TDC通道（每通道约10项）在输入缓冲区和触发器的位置都被保存在电子表格。在Cyclone FPGA器件中，四个通道都被集中在五个逻辑阵列块（LAB）里，如上面所示。设计者可能会进一步安排好每一个4通道组的位置去不断调整从输入引脚的输入延迟组，便于使不同群体的倾斜通道的最小化。试算表是编码到输出一个ASCII的文件，这个文件粘贴到为Quartus II与Altera FPGA设计软件的编制的指定文件中。

3 基于FPGA的模数转换器测试结果

如图1所示电路。具有两个值集的R1，FPGA的ADC的几次试验已经完成，R2和C来实现斜坡参考电压不同的时间常数。 A、

线性参考电压拟

在第一次配置，R1的值为50欧姆，R2为100欧姆，C =1000pF。FPGA用切换率为11.25 MHz，3.3V的差分电压驱动RC网络。该参考电压几乎是一个没有太多指数功能的三角波。输入到ADC的电压和参考电压的示波器的波形如图4所示。ADC的输入是四个不同宽度和峰值振幅的脉冲序列。

本文来源：https://www.bwwdw.com/article/fhdv.html