基于FPGA的PCI数据采集及回放系统

基于FPGA的PCI数据采集及回放系统

南京信息工程大学

硕士学位论文

基于FPGA的PCI数据采集及回放系统设计

姓名：李云飞

申请学位级别：硕士

专业：信号与信息处理

指导教师：周希辰

20090501

基于FPGA的PCI数据采集及回放系统

南京信息工程大学硕士学位论文

摘要

数字中频技术因其稳定性、可靠性和灵活性高的特点而成为现代雷达接收和信号处理的重要技术，该技术是提高现代雷达性能的重要技术之一，也是雷达接收机发展的必然趋势。而与之相辅助的高速数据采集系统无论是对其前期仿真论证还是对其后期验证和算法改进都具有非常重要的作用。因此在现在雷达系统设计中，迫切需要设计一个高速雷达数据采集回放系统，它既可以作为数字雷达接收机一部分将雷达回波信号实时采集到计算机中进行分析；也可以将计算机中的雷达回波信号回放到需要试验的信号处理板上进行验证。

本文根据某型雷达中频回波信号的特点并结合以往研究的成果，提出了一种雷达中频信号的高速数据采集与回放系统的实现方案，并在此基础上完成了该系统的设计与测试。该系统的主要功能是实现雷达中频信号的高速采集、高速传输、存储与高速回放。

本文所讨论的系统的实现方案主要是基于ＰＣＩ控制器的突发传输来实现雷达数据的高速采集与回放的。通过ＡＤＣ对雷达中频回波信号进行采集，然后在ＦＰＧＡ中进行数字下变频，将产生的正交两路信号传输到计算机中，实现数据的高速采集；当需要回放时通过ＰＣＩ的ＤＭＡ读将计算机中的数据回放到ＦＰＧＡ中，再通过ＲｏｃｋｅｔｌＯ进行板卡之间的传输，从而实现了硬件回放。使用ＦＰＧＡ的ＩＰｃｏｒｅ实现了ＰＣＩ总线接口和信号处理与缓存，这大大提高了系统的集成度，增强了系统的可靠性。

本文最后详细介绍了本系统软件部分的设计，包括驱动程序和应用软件的设计，驱动程序主要为应用软件进行对硬件的操作提供了一个桥梁。通过对整个系统进行调试和试验，结果证明系统能够实现数据流速度达到６５ＭＢ／ｓ的雷达信号数据高速传输。

关键词：数据采集／回放，ＰＣＩ总线，数字下变频，ＩＰ核，ＦＰＧＡ

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ＡＢＳＴＲＡＣＴ

Ｔｈｅｔｅｃｈｎｏｌｏｇｙｏｆｄｉｇｉｔａｌｉｎｔｅｒｍｅｄｉａｔｅｆｒｅｑｕｅｎｃｙｉｓｂｅｃｏｍｉｎｇｉｍｐｏｒｔａｎｔｔｅｃｈｎｏｌｏｇｉｅｓｉｎｔｈｅｍｏｄｅｍｒａｄａｒｒｅｃｅｐｔｉｏｎａｎｄｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇｂｅｃａｕｓｅｏｆｉｔｓｓｔａｂｉｌｉｔｙ，ｒｅｌｉａｂｉｌｉｔｙａｎｄｈｉｇｈｆｌｅｘｉｂｉｌｉｔｙ．Ｉｔ’ＳｏｎｅｏｆｔｈｅｉｍｐｏｒｔａｎｔｔｅｃｈｎｏｌｏｇｉｅｓｔＯｉｍｐｒｏｖｅｍｏｄｅｍｒａｄａｒｐｅｒｆｏｒｍａｎｃｅ，ａｎｄｗｉｌｌｂｅｃｅｒｔａｉｎｔｒｅｎｄｏｆｔｈｅｒａｄａｒｒｅｃｅｉｖｅｒｄｅｖｅｌｏｐｍｅｎｔ．Ｔｈｅｒｅｌａｔｉｖｅｈｉｇｈ—ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍｐｌａｙｓａｖｅｒｙｉｍｐｏｒｔａｎｔｒｏｌｅｉｎｗｈｅｔｈｅｒｓｉｍｕｌａｔｉｏｎｉｓｄｅｍｏｎｓｔｒａｔｅｄｆｏｒｍｅｒｌｙｏｒｒｅｓｕｌｔｉｓｖａｌｉｄａｔｅｄａｎｄａｒｉｔｈｍｅｔｉｃｉｓｉｍｐｒｏｖｅｄｌａｔｅｒ．Ｓｏ，ｉｎｔｈｅｄｅｓｉｇｎｏｆｍｏｄｅｍｒａｄａｒｓｙｓｔｅｍ，ｗｅａｒｅｅｘｉｇｅｎｔｔｏｄｅｓｉｇｎａｈｉｇｈ—ｓｐｅｅｄｒａｄａｒａｃｑｕｉｓｉｔｉｏｎａｎｄｐｌａｙｂａｃｋｓｙｓｔｅｍ．ＩｔＣａｎｂｒｉｎｇｔｈｅｒａｄａｒｅｃｈｏｓｉｇｎａｌｉｎｔｏｃｏｍｐｕｔｅｒｔｏｂｅａｎａｌｙｓｅｄａｓａｐａｒｔｏｆｄｉｇｉｔａｌｒａｄａｒｒｅｖｅｉｖｅｒ，ａｎｄａｌｓｏｃａｎｔｒａｎｓｆｅｒｔｈｅｒａｄａｒｅｃｈｏｓｉｇｎａｌｉｎｃｏｍｐｕｔｅｒｔｏｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇｂｏａｒｄｆｏｒｔｅｓｔｉｎｇ．

Ｂａｓｅｄｏｎｔｈｅｃｈａｒａｃｔｅｒｏｆｔｈｅｒａｄａｒｉｎｔｅｒｍｅｄｉａｔｅｆｒｅｑｕｅｎｃｙｅｃｈｏｓｉｇｎａｌａｎｄｔｈｅｒｅｓｅａｒｃｈａｃｈｉｅｖｅｍｅｎｔｂｅｆｏｒｅ，ｔｈｅｐａｐｅｒｈｏｌｄｓｕｐａｓｃｈｅｍｅｏｆｈｉｇｈ—ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎａｎｄｐｌａｙｂａｃｋｓｙｓｔｅｍｂａｓｅｄｏｎｒａｄａｒｉｎｔｅｒｍｅｄｉａｔｅｆｒｑｕｅｎｃｙｓｉｇｎａｌ，ａｎｄｃａｒｒｉｅｓＯＵｔｔｈｅｄｅｓｉｇｎａｎｄｔｅｓｔｏｆｔｈｅｓｙｓｔｅｍ．Ｔｈｅｍａｉｎｆｕｎｃｔｉｏｎｏｆｔｈｅｓｙｓｔｅｍｉｓｔｈｅｒｅａｌｉｚａｔｉｏｎｏｆｒａｄａｒｉｎｔｅｒｍｅｄｉａｔｅｆｒｅｑｕｅｎｃｙｓｉｇｎａｌｏｎｈｉｇｈ－ ｓｐｅｅｄａｃｑｕｉｓｉｔｉｏｎ，ｈｉｇｈｓｐｅｅｄｔｒａｎｓｆｅｒ，ｈｉｇｈ－ｓｐｅｅｄｓｔｏｒａｇｅａｎｄｈｉｇｈ－ｓｐｅｅｄｐｌａｙｂａｃｋ．

ＴｈｅｉｍｐｌｅｍｅｎｔｏｆｓｃｈｅｍｅｔｈｉｓｐａｐｅｒｄｉｓｓｅｒｔａｔｅｄｉｓｂａｓｅｄｏｎｔｈｅｉｎｉｔｉａｔｏｒｂｕｒｓｔｔｒａｎｓｆｅｒｓｏｆＰＣＩｉｎｔｅｒｆａｃｅｃｏｎｔｒｏｌｌｅｒｔｏａｃｈｉｖｅｔｈｅｈｉｇｈ－ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎ／ｐｌａｙｂａｃｋｉｎｔｈｅｒａｄａｒ．Ｆｉｒｓｔｌｙ，ｔｈｅｉｎｔｅｒｍｅｄｉｅｔｆｒｅｑｕｅｎｃｙｓｉｇｎａｌａｃｑｕｉｒｅｄｂｙＡＤＣｇｅｎｅｒａｔｅｓｑｕａｄｒａｔｕｒｅｓｉｇｎａｌｓ，ｗｈｉｃｈｉｓｐｒｏｃｅｓｓｅｄｂｙＤＤＣ．Ａｎｄ，ｔｈｅｙａｒｅｔｒａｎｓｆｅｒｒｅｄｔｏｃｏｍｐｕｔｅｒｔｏａｃｈｉｅｖｅｔｈｅｈｉｇｈ ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎ．ＴｈｅｄａｔａｓｔｏｒｅｄｉｎｃｏｍｐｕｔｅｒｉｓｐｌａｙｅｄｂａｃｋｔｏＦＰＧＡｗｉｔｈＰＣＩ’ｓＤＭＡｒｅａｄｓ，ａｎｄｔｒａｎｓｆｅｒｒｅｄｔｏａｎｏｔｈｅｒｃａｒｄｆｏｒｔｅｓｔｉｎｇｂｙＲｏｃｋｅｔｌＯｏｆＦＰＧＡ．ＴｈｅｄｅｓｉｇｎｉｍｐｒｏｖｅｓｉｎｔｅｇｒａｔｉｏｎａｎｄｒｅｌｉａｂｉｌｉｔｙｏｆｔｈｉｓｓｙｓｔｅｍｂｅｃａｕｓｅｏｆｔｈｅｉｍｐｌｅｍｅｎｔｏｆＰＣＩｉｎｔｅｒｆａｃｅｃｏｎｔｒｏｌｌｅｒｕｓｉｎｇＩＰｌｏｇｉｃｏｒｅａｎｄｔｈｅａｃｈｉｅｖｅｍｅｎｔｏｆｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇ＆ｓｔｏｒａｇｅｉｎａＦＰＧＡ．

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独创性声明

本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。本论文除了文中特别加以标注和致谢的内容外，不包含其他人或其他机构已经发表或撰写过的研究成果，也不包含为获得南京信息工程大学或其它教育机构的学位或证书而使用过的材料。其他同志对本研究所做的贡献均已在论文中作了声明并表示了谢意。

学位论文作者签名：窿玄苫签字日期：

关于论文使用授权的说明

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口保密（——年——月）（保密的学位论文在解密后应遵守此协议）学位论文作者签名：耋玄盈签字日期：

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第一章绪论

１．１课题研究背景和意义

软件无线电技术在通讯领域里的成功应用，为雷达信号的接收与处理提供了新的思路。而中频数字接收技术的日益成熟、可编程逻辑器件性能的极大提高和广泛使用为该技术在雷达中的应用提供了一个良好的平台。雷达信号中频数字接收带来的好处是，一旦信号被数字化后，随后的处理都将是全数字的。因此不会存在模拟电路中的温度漂移、增益变化或直流电平漂移等现象，因此目前中频数字接收机已经被广泛运用于雷达系统【¨。

中频数字接收机很重要的一部分就是对雷达信号的采集与传输。数据采集为雷达视频回波信号数字化处理、远程数据共享，为军事分析、预报气象灾害、处理交通事故等方面应用提供了重要的技术手段。另外，由于雷达信号波形和信号处理过程越来越复杂，只有对实战环境下的雷达目标回波信号有深入的了解，才能保证信号处理方法的准确性和可靠性。因此，需要将雷达目标中频回波信号实时采集记录下来，进行分析和研究。

由于现代雷达信号形式复杂，且具有全相参、宽带、大动态的特点，为了不丢失数据，保证不损失雷达目标回波信息。因此对雷达信号数据的采集设备必须满足高精度、大动态、高速率的要求。由于传统的数据采集设备很难满足这三个条件，尤其是传输速率较低，在对数据采集要求苛刻的场合下难以满足高速连续采集。随着ＰＣＩ局部总线技术规范和应用的日趋成熟，采用ＰＣＩ局部总线采集数据的方案逐步得以实现并应用。

同时在实际的工作需求中为了验证新开发的雷达信号处理板的性能指标，加速新产品的开发速度，经常要为新设计的雷达信号处理板提供可编程的测试信号。即通过应用程序的控制，按照一定的要求将储存在ＰＣ机硬盘中的实际采集的雷达回波信号或仿真数据实现快速回放（硬件回放），以模拟真实的雷达工作环境，从而为信号处理板提供实验室调试手段。减少了实际雷达的开机试验次数，节约了时间，降低了开发成本。

基于以上研究背景，本文设计了基于ＦＰＧＡ的ＰＣＩ数据采集及回放系统，系统设计采用以Ｘｉｌｉｎｘ的ＦＰＧＡ为核心，ＦＰＧＡ实现对ＡＤＣ传输过来的信号进行数字下变频，采用光模块与实际系统对接，使用ＤｒｉｖｅｒＷｏｒｋｓ、ＤＤＫ和ＶＣ＋＋开发了系统的软件部分，实现系统的可视化操作。同时运用成熟的ＰＣＩ总线数据传输技术，实现高速数据采集功能，并具有把雷达信号数据进行快速实时回放的功能。该系统具有稳定可靠、传输速率高，性价比高等优点，在雷达工程中具有广泛的应用前景。

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１．２本课题研究现状

在雷达制导方面，需要高速、高精度地大量获取目标回波数据，并进行实时处理以完成对运动目标的检测和识别。因此，近几年来，雷达的数据高速采集、记录设备研制和相关技术研究都取得了巨大的进展，使高速数据采集记录技术的研究达到了很高的水平。相关的科研院所、公司都在沿着不同的技术路线进行着深入的探索和研究。一般情况下都是沿着两个发展方面，一方面是将采集的数据直接写进存储设备；另一方面就是通过ＰＣ机的总线将数据存入ＰＣ机硬盘。现在从两个方面对高速采集技术的发展情况作扼要介绍。

１．基于专用接口。目前国外一些专业的高速数据采集记录设备研制和生产公司都有

高性能的产品出现，并且在数据率、传输路径和存储记录方式上都取得了较大的

突破。通过将数据采集前端与数据记录存储单元之间采用数据采集专用的高速数

据传输接口（如ＦＰＤＰ或ＦＰＤＰ２接口）和专门设计的磁盘阵列控制卡负责对磁盘阵

列的存取控制。主要代表产品有Ｃｏｎｄｕａｎｔ公司的ＢｉｇＲｉｖｅｒ系列记录设备和

Ａｍａｚｏｎ公司的高速磁盘阵列卡采集记录设备。这种技术方案比较成熟，采集记

录数据率可达到２００－－４００ＭＢ／ｓ，但设备量较大。数据存储也已经不再局限于到采

用ＳＣＳＩ磁盘阵列实现海量存储，为了提高存储容量和性价比，ＡＴＡ和ＳＡＴＡ接

口的普通商用硬盘已经在高速数据记录磁盘阵列中得到广泛应用。

２．基于标准总线。基于标准总线并带有高速ＤＳＰ的高速数据采集板卡产品也非常

多，技术先进、市场主流的厂商主要有ＳｐｅｃｔｒｕｍＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，ＳＰＥＣ，Ｓｉｇｎａｔｅｃ，

Ａｃｑｕｉｓｉｔｉｏｎｌｏｇｉｃ，Ｕｌｔｒａｖｉｅｗ等公司。例如Ｓｉｇｎａｔｅｃ推出的Ａ／Ｄ板卡ＰＤＡｌ２Ａ采样

率为１２５ＭＳＰＳ，分辨率为１２ｂ，信号带宽由ＤＣ－、一５０ＭＨｚ。可通过ＳＡＢ总线

（ＳｉｇｎａｔｅｃＡｕｘｉｌｉａｒｙＢｕｓ）以２５０ＭＢ／ｓ的速率向其它处理、回放或存储器件传输数

据。还能通过ＰＣＩ总线ＤＭＡ模式以１００ＭＢ／ｓ速率传输数据。Ｕｌｔｒａｖｉｅｗ公司制造

出基于ＰＣＩ总线的采样率为１．２５ＧＭＳＰＳ、８ｂ数据采集卡，型号为ＡＤ．１２５０ＤＭＡ，

其存储深度为８ＧＢ。在６６ＭＨｚ和６４ｂ数据宽度下，ＰＣＩ总线ＤＭＡ模式向主机

传输数据速率可达３２０ＭＢ／ｓ。虽然这些国外的设备度很先进，但是价格昂贵。

在国内研究方面，近年来，随着国防和民用的大量需求，许多科研院所对数据采集工作亦越来越重视，于是，数据采集技术研究取得了突飞猛进的进步，高速高精度ＡＤ，ＬＶＤＳ、光纤、ＦＰＤＰ接口传输，以及ＲＡＩＤ技术的采用，都很好的促进了数据采集的研究开展和实际应用，目前国内的主流研究主要集中在由ＵＳＢ、ＰＣＩ总线传输，由ＳＣＳＩ、ＳＡＴＡ磁盘阵列进行存储的方法来研制采集记录设备，采集速率在几十至上百ＭＢ／ｓ不等的研究水平，有的实现了更快的采集速率［２１。相对其它高速数据采集系统而言，基于标准总线、具有海量数据存储深度、高速ＤＳＰ

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能力和高速Ａ／Ｄ所组成的高速数据采集系统会成为以后雷达数据采集发展趋势。对于不同应用领域不同的应用环境和要求，系统的这四个组成部分会有所区别。

雷达同步数据回放系统作为现代雷达信号处理性能测试设备，显得特别重要，也是一个必要条件。数据回放系统为充分利用雷达外场试验数据对试验效果进行评估提供了一条新的技术途径。国内外对数据回放系统的研究与实现上主要是采集与回放分开。采集或回放卡一般都是往的精度，速度和多通道上发展。而基于ＰＣＩ数据采集与回放功能于一体、且具有数字信号处理的国内的产品不是很多，稳定性不是很高。而国外的产品价格又很高。基于此，设计一个稳定可靠、性价比的数据采集回放系统在雷达系统设计中是很有意义的。１．３课题研究的主要任务

本论文结合雷达高速数据采集与回放技术的发展和实际应用情况，围绕采集回放数据高速率、实时性以及低误码率的主题来设计本系统，系统主要基于ＦＰＧＡ实现雷达回波的中频正交化和数据的快速传输。本论文主要从以下几点进行阐述：

１．

２．

３．

４．介绍了传输数据的ＰＣＩ局部总线协议，为后面开发ＰＣＩ控制器打下理论基础。详细介绍了基于ＦＰＧＡ的ＰＣＩ数据采集回放系统的总体设计和各分系统的硬件设计。完成了ＰＣＩ逻辑控制器的设计，并给出了实验数据及调试结果。讲述了系统的软件设计流程，包括驱动程序的设计和应用程序的设计。

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第二章ＰＣＩ局部总线规范

２．１ＰＣＩ局部总线概述

ＰＣＩ的含义为外设部件互联（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）。由于当时现有的ＭＡＣ的技术标准的不公开和对ＥＩＳＡ总线所出现的瓶颈一只能有限地支持突发传输等原因。在１９９１年，Ｉｎｔｅｌ公司提出了高性能的ＰＣＩ局部总线的定义，并与ＩＢＭ、Ｃｏｍｐａｑ、ＡＳＴ、ｌｉＰ等１００多家计算机公司进行了合作。在１９９２年６月２２日推出了ＰＣＩ局部总线标准１．０版技术规范，随后２．０、２．１、２．２版本的技术规范陆续发布，目前最新的技术规范是２００１年１０月推出的３．０版本。

ＰＣＩ局部总线是当今ＰＣ领域主流的局部总线标准，由于其独立于ＣＰＵ的架构，而与ＣＰＵ的时钟无关，因此用户可以将一些高速外设如网络适配卡、图形卡、硬盘控制器等从ＩＳＡ总线上卸下，而通过ＰＣＩ局部总线直接挂接在ＣＰＵ上，使之与高速的ＣＰＵ总线相匹配，从而打破了数据Ｉ／Ｏ的瓶颈，使高性能的ＣＰＵ得以发挥。

２．２ＰＣＩ局部总线的主要特点

ＰＣＩ总线是微机上的处理器／存储器与外围控制器件、外围接口卡之间的互联结构，它规定了连接协议、电气、机械以及配置空间规范。ＰＣＩ总线的主要特点是：

（１）传输率高：ＰＣＩ局部总线在３３ＭＨｚ的时钟频率下，对于３２位的数据通路可以达到１３２ＭＢ／ｓ；６４位的数据通路可达２６４ＭＢ／ｓ。对于６４位的６６ＭＨｚ时钟频率的ＰＣＩ总线，数据传输率可达５２８ＭＢ／ｓ；

（２）线性突发传输：减少了地址的操作，更有效地利用总线的带宽来传输数据，可以确保总线满载数据；

（３）采用独立于处理器的结构：不受制于系统所使用的微处理器的种类，不同的总线之间可以通过相应的桥芯片来转换；

（４）总线主控及同步操作：总线主控是一般总线功能，可以让任一具有处理效能的外设暂时接管总线，以加速执行高吞吐量、高优先次序的任务。ＰＣＩ独特的同步操作功能可确保微机处理器与这些总线主控同时操作，无须等待后者完成任务；

（５）自动配置功能：每个ＰＣＩ设备有２５６字节的配置寄存器，可以实现设备的即插即用：

（６）存取延误小：为兼容的外设提供快速的存取时间，存取延误极小，大幅减少外设

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取得总线控制权所需时间；

（７）经济性：具有３２位或６４位地址数据多路复用的同步总线，总线引脚数少，对于总线目标设备只有４７根信号线，对于主设备最多只有４９根信号线，经济利用总线信号，降低成本。

２．３基于ＰＣＩ局部总线的系统结构

图２．３．１为基于ＰＣＩ的一个比较典型的系统框图。由图可见，ＰＣＩ总线通过一种称之为桥（Ｂｒｉｄｇｅ）的接口与系统各部分相连。桥的主要功能是在２种不同的信号环境间进行转换，并向系统中所有的主控制器提供一致的地址映射。按照功能区分，桥大致分为４类：

（１）Ｈｏｓｔ－ｔｏ．ＰＣＩＢｒｉｄｇｅ：连接处理器子系统（包括主处理器、高速缓存和存储器）

和主ＰＣＩ总线，使ＰＣＩ独立于处理器。也正因为如此，ＰＣＩ还不能说是真正

的局部总线。

（２）ＰＣＩｔｏｓｔａｎｄａｒｄｂｕｓＢｒｉｄｇｅ：连接ＰＣＩ和标准Ｉ／Ｏ总线，如ＩＳＡ、ＥＩＳＡ或ＭＣＡ，

在２种总线间进行转换。

（３）ＰＣＩ．ｔｏ－ＰＣＩＢｒｉｄｇｅ：将主ＰＣＩ总线连至次级ＰＣＩ总线，突发ＰＣＩ总线的负载

限制，实现总线扩展。

（４）Ｉ／ＯＣｏｎｔｒｏｌｌｅｒ：在ＰＣＩ和Ｉ／Ｏ协议间进行转换。图２．３．１中的图形、ＳＣＳＩ、局

域网和调制解调器的Ｉ，，ｏ控制器均属于这一类。

另外，ＰＣＩ还以各种变化形式出现在不同的系统中。如ＰＣＩＳＩＧ发布了一种与ＰＣＩ兼容的适用于便携机的总线连接规范；ＰＣＭＣＩＡ采用一个ＰＣＩ总线规范的子系统来定义一种适用于ＰＣＭＣＩＡ卡的３２位高性能接口。

图２．３．１基于ＰＣＩ局部总线的系统框图

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２．４ＰＣＩ局部总线操作

连接在ＰＣＩ局部总线上的设备可以分为：主设备（ｍａｓｔｅｒ）和从设备（ｔａｒｇｅｔ），并且ＰＣＩ支持多个主设备，主设备可以控制ＰＣＩ总线、驱动地址、数据及控制信号；而目标设备则不能启动总线操作，只能依赖于主设备向它传递或从中读取数据。

２．４．１ＰＣＩ局部总线信号定义

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图２．４．１ＰＣＩ局部总线信号

图２．４．１按功能对主设备和从设备进行了分类，群表示低电平有效，其余则是高电平有效。

信号类型定义：

矾：输入。

ｏＵＴ：输出。

Ｔ／Ｓ：ｔｒｉ．ｓｔａｔｅ

ｓ／ｒ／ｓ：ｉｎｐｕＶｏｕｔ，三态双向信号。ｔｒｉ．ｓｔａｔｅ，持续的并且低电平有效的三态信号。在某一时刻仅能由一ｓｕｓｔａｉｎｅｄ

个主设备驱动它。

Ｏ／Ｄ：ｏｐｅｎｄｒａｉｎ，漏极开路信号，以线或形式允许多个设备驱动和共享。

信号按功能分组进行介绍。

１．系统引脚

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ＣＬＫＩＮ：系统时钟，其频率范围为０～３３ＭＨｚ或０，－６６ＭＨｚ。对于ＰＣＩ的信号，除ＲＳＴ＃、ＩＮＴＡ撑、ＩＮＴＢ＃、ＩＮＴＣ群、ＩＮＴＤ＃之外，其余信号都在ＣＬＫ的上升沿。

ＲＳＴ＃ＩＮ：系统复位，用来使ＰＣＩ专用的特性寄存器、配置寄存器、定序器、主设备、从设备以及输出驱动器恢复为规定的初始状态。每当复位时，ＰＣＩ的全部输出信号一般都应驱动到第三态。ｒｕ三Ｏ＃ＧＷｒ＃必须同时驱动到第三态，不能再复位期间为高或低。为防止ＡＤ、Ｃ／ＢＥ＃及ＰＡＲ在复位期间浮动，可由中央资源将它们驱动到逻辑低，但不能驱动到高电平。

２．地址数据线

ＡＤ［３１：０］Ｔ／Ｓ：地址、数据复用的输入输出信号。一个总线交易由一个地址期和一个或多个数据期构成。在ＦＲＡＭＥ＃有效时，是地址期：在ＩＲＤＹ＃和ＴＲＤＹ＃同时有效时，是数据期，当ＩＲＤＹ＃有效时是写数据稳定有效；当ＴＲＤＹ＃有效时是读数据稳定有效。ＰＣＩ局部总线支持突发方式的读写功能。

Ｃ／ＢＥ［３：０］＃Ｔ／Ｓ：总线命令和字节使能复用信号线。在地址期内，这四条线传输的是总线命令；在数据期内，他们传输的是字节使能信号，并在整个数据期中有效，用来确定ＡＤ［３ｌ：：０】线上哪些字节为有效数据。

ＰＡＲＴ／Ｓ：奇偶检验（ＰＣＩ是偶校验）

３．接口控制信号

ＦＲＡＭＥ＃Ｓ／Ｔ／Ｓ：帧周期信号。由当前主设备驱动，表示当前主设备一次交易的开始和持续时间。ＦＲＡＭＥ＃有效代表总线传输的开始；ＦＲＡＭＥ＃存在期，表示数据传输的继续进行；ＦＲＡＭＥ＃无效代表是最后一个数据周期。

ＩＲＤＹ＃Ｓ／Ｔ／Ｓ：主设备准备好信号。由当前主设备驱动，该信号的有效表明发起本次传输的设备能够完成交易的当前数据期。在读周期，该信号有效时，表示主设备已做好接受数据的准备。在写周期，该信号有效时，表示有效数据已提交到ＡＤ［３１：：０】线上。

ＴＲＤＹ＃Ｓ／Ｔ／Ｓ：从设备准备好信号。由当前被寻址的从设备驱动，该信号有效表明从设备已做好完成当前数据传输的准备工作。也就是可以进行相应的数据传输。在写周期，该信号有效时，表示从设备已做好接受数据的准备。在读周期，该信号有效时，表示有效数据已提交到ＡＤ［３１：：０１线上。

ＳＴＯＰ＃Ｓ／Ｔ／Ｓ：从设备发出的传输停止信号，要求主设备停止当前传输。

ＬＯＣＫ＃Ｓ／Ｔ／Ｓ：锁定信号。当信号有效时，表示一个对桥的原始操作可能需要多个传输才能完成。（虽然ＰＣＩ有这个功能，但不推荐使用它来锁定总线。）

ＩＤＳＥＬ：ＩＮｉｎｉｔｉａｌｉｚａｔｉｏｎｄｅｖｉｃｅｓｅｌｅｃｔ初始化设备选择信号，在配置读写期间用作片选信号。

ＤＥＶＳＥＬ＃Ｓ／Ｔ／Ｓ：设备选择信号。该信号有效时，表示驱动它的设备已成为当前访问

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的从设备。

４．仲裁信号（ｂｕｓｍａｓｔｅｒｏｎｌｙ）

ＲＥＱ＃Ｔ／Ｓ：总线占用请求信号。该信号有效表明驱动它的设备要求使用总线。它是一个点到点的信号线，任何主设备都有其ＲＥＱ＃信号。

ＧＮＴ＃Ｔ／Ｓ：总线占用允许信号。用来向申请占用总线的设备表示其请求已获得批准。它也是一个点到点的信号线，任何主设备都有其ＧＮＴ＃信号。

５．错误报告信号

为使数据传输可靠、完整，ＰＣＩ局部总线标准要求，所有挂于其上的设备都应具有错误报告线。

ＰＥＲＲ＃Ｓ／Ｔ／Ｓ．奇偶错误报告信号。反映的是数据传输的数据奇偶错误（除了特殊周期）。

ＳＥＲＲ＃Ｏ／Ｄ：系统错误报告信号。反映的是地址奇偶错误，特殊周期的数据奇偶错误，和系统的严重错误。

６．中断信号

ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ＃Ｏ／Ｄ：中断信号Ａ，Ｂ，Ｃ，Ｄ。中断在ＰＣＩ局部总线中是个可选项，并且中断信号属电平敏感性，低电平有效，使用漏极开路方式驱动。同时，此信号的建立和撤销与时钟不同步。对于单功能设备，仅使用ＩＮＴＡ＃。多功能设备才会用到其它中断信号。

７．其它信号

ＰＲＳＮＴ［Ｉ：２】撑ＩＮ－卡存在信号。这个信号是向主板反映插槽中的板卡是否存在，并且反映它的功耗情况。这个在硬件设计时要注意，至少一个接地。对于扩展板必须指明板上电源功耗的最大值，而系统无论是５Ｖ或是３．３Ｖ电源线上都必须能满足这个功耗，表２．４．１给出了扩展板上ＰＲＳＮＴ［１：２】挣引脚的设置。

表２．４．１ＰＲＳＮⅣ引脚的设置定义

ＰＲＳＮＴｌ孝ＰＲＳＮＴ２挣扩展板配置

不存在扩展板

有扩展板，最大功耗为２５Ｗ

有扩展板，最大功耗为１５Ｗ

有扩展板，最大功耗为７．５Ｗ开路地开路地

ＣＬＫＲＵＮ＃ＩＮＯ／Ｄ开路开路地地Ｓ／Ｔ／Ｓ：时钟运行信号。该信号可选，用于ｍｏｂｉｌｅ场合，没有在连接器中定义。

Ｍ６６ＥＮＩＮ：６６ＭＨｚ使能信号。

ＰＭＥ＃Ｏ／Ｄ：电源管理事件信号，跟电源管理有关的，该信号可选。一般不使用，切

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记：不要将它置低。

３．３ＶａｕｘＩＮ：辅助电源信号，提供３．３Ｖ辅助电源，跟电源管理有关，该信号可选。

有关ＰＭＥ＃和３．３Ｖａｕｘ的详细描述可以参考《ＰＣＩＢｕｓＰｏｗｅｒＭａｎａｇｅｍｅｎｔＩｎｔｅｒｆａｃｅｓｐｅｃｉｆｉｃａｔｉｏｎ））。

８．６４位扩展信号

ＡＤ［６３：３２】Ｔ／Ｓ：扩展的３２位地址／数据多路复用总线。

Ｃ／ＢＥ［７：４］＃Ｔ／Ｓ：总线命令和字节使能多路复用线。

ＲＥＱ６４＃Ｓ／Ｔ／Ｓ：６４传输请求，并且具有和Ｆ黜卅Ｅ捍一样的时序。

ＡＣＫ６４＃Ｓ／Ｔ／Ｓ：从设备将用６４位传输，并且和ＤＥＶＳＥＬ＃具有一样的时序。

ＰＡＲ６４Ｔ／Ｓ：高位双字的奇偶校验。

９．ＪＴＡＧ信号

ＴＣＫＩＮ：测试时钟信号。

ＴＤＩＩＮ：测试数据输入信号。

＂１＂１３０ＯＵＴ：测试输出信号。

ＴＭＳＩＮ：测试模式选择信号。

ＴＲＳＴ样ＩＮ：测试复位信号。

６４位扩展信号和ＪＴＡＧ信号暂未使用，具体参见参考文选［５】的相关章节。

２．４．２ＰＣＩ地址空间

ＰＣＩ局部总线定义了三个物理空间：内存地址空间、Ｉ／Ｏ地址空间和配置地址空间。前两者是普通的计算机系统地址空间，而配置空间是ＰＣＩ所特有的。这些空间的编址方式是分布式的，每个设备对自己的地址空间负责。ＰＣＩ总线支持正向编码和反向编码两种类型。从而省去了中央译码逻辑，其中最引起人们兴趣的是配置空间。ＰＣＩ定义的配置空间的目的在于提供一种配置关联，这种关联适合于目前或将来的系统配置机制，从而使所有与ＰＣＩ兼容的设备实现真正的“ｐｌｕｇ．ａｎｄ－ｐｌａｙ”。根据ＰＣＩ总线规范【３】，除了主总线桥之外，所有的ＰＣＩ设备都必须实现配置空间，ＰＣＩ总线仲裁器首先访问一个目标设备的配置空间，以确定总线上存在的设备，主机Ｈｏｓｔ才能继续对这个目标设备进行其他类型的访问，如内存访问、Ｉ／Ｏ访问。配置空间是长度为２５６字节并且有特定记录结构或模型的地址空间，可以在系统自举时访问，也可在其他时间访问。该空间分为头标区和设备有关区两部分，设备在每个区中只需实现必要的和与之相关的寄存器。由于不是完全实现ＰＣＩ的所有接口功能，所以本节只对那些涉及到本设计所要用到的配置寄存器进行介绍。

直接影响到ＰＣＩ设备特性的配置寄存器集中在配置空间的前１６个双字上，该区域位

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于ＰＣＩ配置头，如图２．４．２。目前ＰＣＩ２．３规范定义了三种配置头的格式，分别是头标类型０、头标类型ｌ、头标类型２。

头标类型０：除定义头标类型ｌ和头标类型２以外的所有ＰＣＩ设备；

头标类型ｌ：ＰＣＩ．ＰＣＩ桥设备，用于将两条ＰＣＩ总线进行连接；

头标类型２：ＰＣＩ．ＣａｒｄＢｕｓ（主要用于笔记本的插槽式总线）桥，在ＰＣＣａｒｄ规范中进行定义。

下面只对头标类型０进行扼要的介绍．

ＤｅｖＩｃｅＩＤ

Ｓｔａｔｕｍ

ＣＩａ８‘Ｃｏｄｅ

ＢＩＳＴＨｅａｄ６ｒ

ＴｙｐｅＬａｔｅｎｃｙＴＩｒｌｏｅｌ－Ｖｅｎｄｏｌ＂ｌＤＣｏｍｍａｎｄＲｑ“ｓ｜ｏｎＣａＣｈｅＳＩｚｅ∞ｏ帅ａｌＤａ卧ｏ

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图２．４．２配置空间头标区

头标区中的“设备识别Ｄ”和“版本识别Ｄ”用来标明特定的设备和版本的。“供应商ＩＤ”是ＰＣＩＳＩＧ分配给ＰＣＩ供应商的，如果系统读取该寄存器返回值不是ＦＦＦＦｈ，那么证明在当前查找的ＰＣＩ插槽上存在～个ＰＣＩ设备，否则就视为不存在，因此ＦＦＦＦｈ的值不可以被用来标示设备。“类代码寄存器”的作用体现在查找新硬件的时候，就会根据类代码来自动判断该设备属于何种类型。但是ＰＣＩ设备是在驱动程序的指引下工作的，而非类寄存器，它只是使设备更加规范而已。

头标区中的“命令寄存器”用于对ＰＣＩ总线设备的ＰＣＩ操作进行粗略控制。头标区中的“中断引脚”寄存器表明设备的中断送到桥接器的那一个中断引脚，如果没使用中断，该寄存器必须清０，本设计是用到了ＩＮＴＡ挣中断。

头标区中的“中断线”寄存器表明该设各在主机中所占有的中断号（ＩＲＱ（卜ＩＲＱｌ５），由系统分配并写入。“基址寄存器”用来将ＰＣＩ地址空间映射到本地地址空间，并确定是存储器还是的空间。

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２．４．３ＰＣＩ局部总线仲裁

ＰＣＩ总线的仲裁机制是基于访问的而不是基于时间的，总线管理必须为总线上的每一个访问进行仲裁，即一个总线主设备要想在总线上进行访问，就必须提出仲裁请求。ＰＣＩ局部总线执行中心仲裁方案，每个主设备都有自己的ＲＥＱ＃请求信号线和ＧＮＴ＃批准信号线，要想得到总线的控制权，必须履行相应的请求。仲裁是隐含的，即一次仲裁可以在上一次访问期间完成，‘使得仲裁的实现不必占用ＰＣＩ总线周期。但是，如果在总线空闲期，就不一定采用隐含方式了［４】。

在任意时刻，可能有一个或多个ＰＣＩ局部总线主设备要求使用ＰＣＩ局部总线，以将数据传送给另一个ＰＣＩ设备。每一个发出请求的主设备使其ＲＥＱ＃信号有效（低电平），通知总线仲裁器它正在请求使用总线。所以中心仲裁机构必须实现一定的特殊算法，因为它是最坏情况下的仲裁基础，通常采用轮转优先级、公平性等仲裁算法。在实施中，系统设计者可以选择或修改算法。

ＰＣＩ局部总线仲裁主要利用ＲＥＱ＃和ＧＮＴ＃两个信号线实现，前者用于某一设备占用总线的请求，后者用于允许某一设备占用总线的应答信号。

总线仲裁规则基本要求如下

（１）对总线所有权提出申请的设备必须具备立刻开始总线周期的能力。如果被授予总线所有权后（ＧＮＴ＃有效），主设备不能开始总线操作，它应放弃所有权，而由中央仲裁器重新仲裁，如果该设备不放弃所有权，且在第１６个ＣＬＫ周期仍不能开始操作，中央仲裁器则认为该主设备为“死设备”，以后不再授予其总线所有权。

（２）被授予总线所有权的主设备应在８个ＣＬＫ（推荐为２—３个）周期内，驱动ＡＤ［３１：０】信号线和Ｃ／ＢＥ［３：Ｏ】信号线至稳定电平；在９个ＣＬＫ（推荐为３４个）周期内驱动ＰＡＲ信号至确定电平。

（３）当一个主设备拥有总线所有权时（ＲＥＱ群和ＧＮＴ＃都有效），若中央仲裁器想把总线所有权转交给另外一个主设备，它将置当前设备的ＧＮＴ＃无效，此时有二种情况：

①当前主设备正在进行操作（ＦＲＡＭＥ＃有效），那么在当前主设备完成操作后，交回总线所有权。

②当前主设备处于空闲期（ＦＲＡＭＥ＃和ＩＲＤＹ＃均无效），它将立刻交回所有权。

（４）ＰＣＩ主设备可在任何需要时刻对总线提出申请，ＲＥＱ＃有效后，也可以在任何时刻撤回申请。但在一个操作周期如果发生重试、断开、目标设备故障引起的操作中止，ＲＥＱ＃必须置为无效。

（５）若总线不是空闲状态，一个主设备的ＧＮＴ＃无效和下一个主设备的ＧＮＴ＃有效之间至少应有一个ＣＬＫ周期，否则会在ＡＤ和ＰＡＲ信号线上出现时序冲突。

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２．４．４ＰＣＩ局部总线数据传输

ＰＣＩ总线的基本传输规则是突发传输方式。每次传输由１个地址周期和１个或多个数据周期组成。在地址期，Ｃ／ＢＥ【３：Ｏ］｝ｉ｝为总线命令，表示当前总线操作的类型，表２．４．２列出了其中的一些总线操作命令（其他命令参考参考文献Ⅲ）：

表２．４．２总线命令

Ｃ／ＢＥ［３：０］＃

ＯＯｌ０

００１ｌ

０１１０

０１１ｌ

１０１０

１０】１。命令类型说明Ｉ／Ｏ读（从Ｉ／ｏ口地址中读数据）Ｉ／Ｏ写（向Ｉ／０地址空间写数据）存储器读（从内存空间映像中读数据）存储器写（向内存空间映像写数据）配置读配置写

在数据期，Ｃ／ＢＥ［３：０］＃为字节使能，表示当前传输的３２位数据中有哪几个字节有效。

图２．４．３和图２．４．４分别为ＰＣＩ总线读写操作时序图。其中２个互相指向尾部的箭头表示一个转换周期（ｔｔｔｍａｒｏｕｎｄｃｙｃｌｅ），即某信号线由一个设备驱动转到另一个设备驱动之间的过渡期，这样可以避免两个设备同时驱动一条信号线所造成的竞争。ＰＣＩ总线传输包含读、写和终止三个内容。

１、读传输：

在图２．４．３所示的读时序中，ＦＲＡＭＥ＃有效表示读操作开始。ＦＲＡＭＥ＃有效后的第１个时钟上升沿为地址期，把地址驱动到ＡＤ［３１：ｏ】上，ＣｍＥ［３：０］＃上出现的是读命令（如“０１１０”：存储器读）。当ＤＥＶＳＥＬ＃有效表示已译码到所要交易的目标设备了。当主设备准备好接收数据时，置ＴＲＤＹ＃有效。数据传输发生在ＩＲＤＹ＃和ＴＲＤＹ＃均有效时的时钟上升沿处，ＩＲＤＹ＃和ＴＲＤＹ＃两者中任何一个无效都将使总线自动插入等待周期。由ＦＲＡＭＥ＃无效和ＩＲＤＹ＃有效表示最后１个数据传输开始，此时，当ＴＲＤＹ＃有效时，最后１个数据传输完成。

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Ⅱ江，Ｙ群

ＤＥＳＥＩＪＴＲＤＹ嚣

地址期致据期教据期数据期

图２．４．３ＰＣＩ总线读交易时序图

２、写传输：

在图２．４．４所示的写时序中，由于ＡＤ［３１：Ｏ】一直由主设备驱动，不存在切换驱动的问题，所以没有转换周期。除此之外，写传输和读传输类似，数据节拍完成的工作是相同的。

Ｃｍ肼

ＩＲＤＷ

ＴＲＤＹ聋

ＤＥＳＥＵ

地址期敷据期数据期数据期

图２．４．４ＰＣＩ总线写交易时序图

３、交易的终止过程

数据传输过程中，主设备或从设备都可请求终止当前总线操作。通常情况下，主设备通过置ＦＲＡＭＥ＃无效，ＩＲＤＹ＃有效来表示最后一个数据传输；从设备则通过置ＳＴＯＰ＃有效来请求终止，然后由主控设备最终终止操作。这是因为交易的结束必须满足系统的要求并且应该是有秩序的，而这只有主设备才能做到。以下是主、从设备发出终止交易的情况。

（１）由主设备发起的终止

主设备提出的传输终止一般由三种情况：一、完成：这是最常见的情况，是指主设备已经完成了要做的事了。

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二、超时：当主设备的ＧＮＴ＃信号无效并且其内部的延时计数器已满，从而不得不终止传输的情况。

三、主设备废止：在２．２版规范中，允许主设备在没有目标设备响应的情况下终止交易的情况。

（２）由从设备发起的终止

在大多数情况下，目标设备能够发出或者接收主设备请求的数据直到主设备终止

交易。但是，当目标设备不能完成请求时，它可以用ＳＴＯＰ＃信号发起交易终止。目标设备用ＳＴＯＰ＃信号和其它信号的不同组合来向主设备表明导致终止的情况。其中包括重试、断开和目标设备废止。

２．５ＰＣＩ总线的电气特性

ＰＣＩ局部总线的电气规范中提供了５Ｖ和３．３Ｖ两种信号环境，二者不能混合使用，但是通过设计是可以使５Ｖ的元件工作于３．３Ｖ的信号环境的，反之亦然。元件可以混合使用，但信号环境必须是５Ｖ或３．３Ｖ中的一个。

ＰＣＩ总线对负载要求十分严格。总线上允许最多１０个电气负载，直接连接作为一个负载，插卡作为两个负载，ＰＣ机上一条ＰＣＩ总线通常只允许３个插卡。另外，１个边缘连接插脚只允许连接到１个元件引脚上，并且其负载不能超过１０ｐＦ。任何超出以上限制的设计都需要１个ＰＣＩ．ｔｏ．ＰＣＩ桥来保证系统的可靠性。

ＰＣＩ总线采用无端连接方式，信号的传输通过反射波来实现。当总线驱动器驱动某一信号时，往往只将信号电平驱动到实际所需电平的一半，信号传送到终点后发射回来，从而使的电平加倍，达到驱动所需的电平。当总线工作于３３ＭＨｚ时信号往返的时间不得超过１０ｎｓ，这种信号传输要求驱动器的输出阻抗与被驱动总线的特性阻抗相匹配。因此，ＰＣＩ指定了设备Ｉ／Ｏ驱动所需的电压电流特性，特别是在点平转换瞬间的交流特性【３１。

对ＰＣＩ扩展卡卡到ＰＣＩ元件的引脚之间的走线长度有如下限制：

（１）在３２位板上的所有接口信号的最大走线长度为１．５ｉｎｃｈ。

（２）在所有６４位板上，用于６４位扩展的附加信号线长度最大为２ｉｎｃｈ。

（３）无论是３２位还是６４位板，其时钟信号线的长度为２．５ｉ－０．１ｉｎｃｈ，并且只能连接到一个负载连接上。

２．６本章小结

本章着重探讨了ＰＣＩ局部总线规范，对ＰＣＩ局部总线的接１：３信号和总线操作做了较详细的论述。进一步了解了ＰＣＩ局部总线的工作原理，为后面的设计奠定扎实的基础。

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第三章ＰＣＩ数据采集回放卡硬件接口设计

３．１ＰＣＩ数据采集回放卡总体设计

３．１．１系统总体设计方案

数据采集回放卡整个系统的设计思路如图３．１．１所示，系统的整个设计可以简单的划分为应用层、内核层和物理层部分。应用层和内核层主要是由软件实现的。应用层采用ＶＣ＋＋开发用户界面程序，主要为用户提供可视化的操作界面。内核层是基于ＤｒｉｖｅｒＷｏｒｋｓ和ＤＤＫ开发的系统驱动程序，主要起应用软件与硬件之间的桥梁作用，把客户端的控制命令或数据流传到硬件中；把硬件传输过来的数据进行缓存。物理层主要是基于ＦＰＧＡ为核心，在ＦＰＧＡ中实现ＰＣＩ控制器，通过ＰＣＩ局部总线实现对雷达中频信号进行采集或回放。在本文对系统设计的讨论中主要采用自底向上的方法，从硬件设计开始逐步到最终的应用软件的设计。

用户软件

应用层Ｉ通过驱动与采集回放卡Ｊ

通信

３

基于ＤｒｉｖｅｒＷｏｒｋｓ＋ＤＤＫ

编写的内核驱动

内核层主要负责中断响应

Ｐｃｉｄｒｉｖｅｒ．ｓｙｓ

物理层ＰＣＩ采集回放卡用ＦＰＧＡ的ＩＰＣｏｒｅ实现

ＰＣＩ逻辑

支持Ｍｅｍｏｒｙ／ＩＯ读写和

ＤＭＡ传输姚甜哐困—ｔ鞣璺

中黝ｌ４虿—甚－ｌ

图３．１．１系统总体设计

３．１．２数据采集回放卡硬件接口总体设计

系统主要由采集与回放两部分组成。在采集的时候由于考虑到雷达的动态范围、回波的中心频率和带宽，所以采用了１４位的采样率１００ＭＳＰＳＡＤＣ，因此将产生２００ＭＢ／ｓ的数据流，

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而３２位、３３ＭＨｚ的ＰＣＩ局部总线是无法完成这么高的传输率的。因此必须在保证信号不失真的情况下对数据流进行降速。假如对所有雷达回波信号进行持续不问断的采样，在数字下变频的时候根据多速率信号处理理论必须进行较大抽取。还可以采用自动门限检测的方法来判断目标回波信号存在的区域，以实时控制数据采集系统仅对有效的目标回波信号数据进行采集。由于常规的脉冲雷达发射的是周期性重复的脉冲串，且脉冲信号的占空比～般不超过ｌＯ％。因此在雷达回波信号中，有用的目标回波信号的时宽也仅占雷达脉冲信号重复周期的一小段时间。由此，对雷达回波信号进行数据采集时，信号采样和数据存储可以仅限于存在雷达目标回波信号的时间段内。假如设某雷达发射脉冲信号的周期为Ｔ，雷达目标回波信号的宽度为Ｔ，同一方向上有Ｎ个目标，则采用自动门限检测方法控制高速采样区间后，在不降低对有用目标信号采集速率的条件下，采集数据的平均输出速率可降低Ｔ／（ＮＴ）倍。因此数据平均传输和存储速率的要求也下降Ｔ／（ＮＴ）倍。

本章将详细讨论图３．１．２所示的数据采集回放卡的各功能模块，基于ＦＰＧＡ的ＰＣＩ数据采集回放卡由光模块、ＡＤＣ模块和ＦＰＧＡ等模块组成，其工作原理是通过高速ＡＤＣ将外部模拟信道（接收机送来的已调理好的模拟信号）的中频信号进行采样，先将采样数据存储在ＦＰＧＡ的ＦＩＦ０２（主要起跨时钟域的作用）中，然后再进行数字下变频，把得到的正交两路信号送给ＦＩＦ０３，当ＦＩＦ０３半满时，通知ＦＰＧＡ使其产生控制信号用来控制ＰＣＩ控制器执行ＤＭＡ传送，将数据写入到计算机内存中，这样就可以在计算机中对数据进行处理（存盘或数据处理）。对于回放则是把硬盘上的数据读到计算机内存中，尔后通过ＰＣＩ传输到ＦＰＧＡ的ＦＩＦ０１中，然后通过光模块把数据送出去。也可以使用光纤实现数据采集，直接采集外部接收机传过来的光信号送到ＦＰＧＡ的ＦＩＦ０１中。当ＦＩＦ０１半满时启动一次突发写。下面将分别从采集和回放两路详细介绍各功能模块。

图３．１．２采集回放卡硬件系统框图

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３．２模数转换器（ＡＤＣ）模块

３．２．１ＡＤＣ选型

在本系统设计中，直接对中频信号进行采样，然后进行数字下变频，那么前端的ＡＤＣ的选择尤为重要，它将直接影响到后面数字信号处理的指标。因此在选择ＡＤＣ的时候一般情况下要考虑如下一些情况：

●

●

采样时钟必须满足带通采样定理，以保证信号在采样后的频谱不会出现混叠。ＡＤＣ转换器的整个模拟输入带宽不小于被采样信号的最高频率。根据接收机的动态范围确定转换位数，ＡＤＣ转换位数越高，动态范围越大。为了降低数字下变频（ＤＤＣ）单元中滤波器的设计（获得较宽的过渡带），所以

采样后的频谱间隔不能太小，因此在工程中条件允许的情况下尽量提高采样率，

这样也利于提高信噪比．

对于中频７５ＭＨｚ、带宽为５ＭＨｚ的雷达回波信号，根据带通采样定理，理想情况下１０ＭＨｚ的采样率就能无失真的恢复出原信号。当然也要考虑ＤＤＣ中的ＮＣＯ（数控振荡器）的实现（在本系统中ＮＣＯ只能做到５０ＭＨｚ）。首先分析一下经过ＡＤＣ采样后带通信号的频谱。

中频带通

信号频谱

Ａ／Ｄ采样

后的频谱

图３．２．１经刖Ｄ采样后的频谱变化

由带通带样定理可得：中频为五的带通信号被采样频率为Ｚ采样后的正／负频谱周期性延拓且交替出现，只要采样后被搬移到两正频谱间的负频谱不与左右相临的正频谱交叠就可以使采样后的信号不失真。图３．２．１中平移的负频谱正好处于两相临的正频谱的之间。这时两边的过渡带宽度越大，那么设计低通滤波器时可以获得最大的过滤带，降低了对低通滤波器的设计要求。

那么使用１００ＭＨｚ采样时钟对５ＭＨｚ带宽的７５ＭＨ【ｚ中频信号进行采样，满足带通采样定理的要求，可以保证信号经采样后的频谱不会出现混叠。因此在本系统中为了获得好的性能

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