EDA实验台使用说明书

第一部分 软件使用说明

一、MAX+PLUSⅡ软件安装和使用

（一）概述

MAX+PLUSⅡ开发系统是易学易用的完全集成化的EDA设计开发环境。它包含了开发CPLD/FPGA器件的全过程。下面将以MAX+PLUSⅡ的基本使用为基础介绍CPLD/FPGA器件的开发方法,CPLD/FPGA 器件及其开发系统是极其复杂的，因此在学习使用时应注意如下特点：

1) MAX+PLUSⅡ的使用与学习一定要与CPLD/FPGA硬件的学习相结合。

2) 注意学习软件与动手练习相配合，只有多动手设计与调试才能真正掌握设计思想与设计方法。

3) 多参考相关的书籍或MAX+PLUSⅡ的帮助系统。

4) 在学习过程中要与数字电路、计算机语言等课程进行比较，找出相同点与不同点，进行比较、类比地学习。

5) 概念的区分与使用：

器件与符号：如在数字电路中7400为一个器件，在MAX+PLUSⅡ中器件一般被CPLD/FPGA器件专用，而MAX+PLUSⅡ中调用的中小规模的器件都称为符号。本文中有时出于习惯，也会在该使用“符号”的地方而使用“器件”名称，因此在碰到像“器件”、“符号”这样的词，一定要注意上下文的联系。

模块与符号：传统习惯，一般是将一个电路抽象后形成模块，利用模块进行更高层次的设计。而在MAX+PLUSⅡ中电路抽象后形成的模块依然称为“符号”。因此在见到“模块”与“符号”这样的词语时，也要注意上下文的联系。 （二）MAX+PLUSⅡ的版本及其安装

2.1单机版软件推荐下述系统配置：

奔腾Ⅱ300MHz以上 CPU、64M以上内存、WIN95或WIN98/WIN2000操作系统、CDROM驱动器、2G或更大容量的硬盘。

2.2 安装过程

1. 将MAX+PLUSⅡ的安装光盘放入CDROM中。

2．在我的电脑下双击光盘图标，继续操作找到MAXPLUS2，在MAXPLUS2目录下双击INSTALL图标。

3．根据提示选择Full installation 进行全部安装或custom Installation进行定制安装，如2-1图所示：

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图2-1 MAX+PLUSⅡ安装示意图（1）

4．根据提示设置好安装路径后，点击NEXT，在下一个界面中将所需部分选中，如果计算机有足够的硬盘空间，最好全部选中，因为有些文件虽然不是必须的，但安装后对改善MAX+PLUSⅡ的使用起到很大的作用。如图2-2所示：后续步骤根据提示就可以完成安装。

图2-2 MAX+PLUSⅡ安装示意图（2）

2.3 设置授权码

第一次使用MAX+PLUSⅡ时，要先申请授权文件(在ALTERA官方网站申请，也可利用我公司提供的授权文件)，得到授权码文件后将它复制到MAX+PLUSⅡ的安装目录下，启动MAX+PLUSⅡ，在Option菜单内选择licence setup,在弹出的对话框里，将正确授权码的路径添入即可。操作步骤如图2-3、2-4 、2-5：

图2-3 License设置示意图

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图2-4 添入授权码前所支持的特性

图2-5 添入授权码后所支持的特性

从图2-4和图2-5可以看出在正确的license文件设置之前，图形编辑、波形仿真等一些重要的特性得不到支持，器件也不开放。而正确的license文件设置之后，所有的特性已全部开放，这时就可以完成各种编辑、编译操作了。 （三）MAX+PLUSⅡ的设计输入

1．MAX+PLUSⅡ正确设置后就可以启动使用，启动后的界面如图2-6：选择File菜单的NEW子菜单，在下图的对话框中选择Graphic Editor file，点击ok即可。也可以在MAX+PLUSⅡ菜单中选择Graphic Editor子菜单，直接启动图形编辑界面。

图2-6 MAX+PLUSⅡ启动

2．在打开的界面中用左键鼠标双击空白处就会弹出如下图所示的界面（在图形编辑界面双击鼠标与选择Symbol菜单的Enter Symbol功能相同），在Symbol libraties对话框中双

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击C:\\maxplus\\max2lib\\mf（该库的路径与maxplus的安装路径有关，本文中的max+plusⅡ安装在C：盘）就会在Symbol files 对话框中显示如图中所示内容，选择所需的器件，点击OK即可。同样的方法可以选择其他库中的元件。

图2-7鼠标双击空白处后的编辑界面

3． MAX+PLUSⅡ的符号库

（1）prim库：prim是primtive的缩写，该库是数字电路器件的原形库，包含最基本的电路符号如门电路、触发器、输入、输出等。

（2）mf库：小规模集成电路库，包含74系列的符号及一些其它小规模的电路符号如161mux等，该库中的器件称为Old_Style Macrofunctions（也称为Macrofunctions）。

（3）edif库：电子设计交换格式库，MAX+PLUSⅡ支持edif（edif200、edif300）格式的设计文件，可以用HDL语言、图形编辑等设计文件，通过第三方的综合器形成edif格式文件（扩展名为“.edf”），导入MAX+PLUSⅡ即可使用。集成在MAX+PLUSⅡ中edif库也包含了一些小规模的器件。

（4）mega_lpm库：mega_lpm库中的符号都是规模很大的模块，因此称为兆功能模块，而且该库中的模块都是由AHDL语言编写的具有parameter参数的符号（symbol），在图形编辑时只要选择不同的方式填写参数化框就可以配置成多用途的模块。具体的使用参见后续内容介绍。

4．在图形编辑界面中支持鼠标右击操作，包括cut、copy、paste、rot ate(旋转)等基本操作，完全符合WINDOWS约定的操作方式，所以操作界面比较友好。

5．下面以八位全加器的编辑，编译，模块的形成及调用为例具体介绍图形编辑方法的使用。

1）一位全加器的设计

电路如下图所示，按照上节内容介绍的方法将器件调入后，按图中所示的连接关系进行连线，在完成基本的电路后还要加上输入、输出符号（在prim库中可以找到,“input”、“output”）。当然也可以在symbol name 对话框中直接输入器件的名称（如input），可以提高输入速度。连线关系如图2-8所示：

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图2-8 用图形输入法设计一位全加器

输入完成后，还要为输入、输出符号指定具体的名称，名称可以使用26个英文字母(如a、b、ci)，也可以使用数字、或字母数字的组合，但名称必须具体指定，因为在系统编译时，要求每一个输入、输出器件必须有唯一的命名，不能与其他输入、输出器件重名。上述操作完成后，点击菜单File\\Project\\save and check，在弹出的对话框中输入文件的名称（如ADD1）。如下图所示，点击OK，就会弹出编译界面，该界面分为三个部分，图形编辑区、编译区、编译信息窗口。如果在图形编辑区有错误，则在编译信息区将会有错误信息提示，一般错误信息描述得都比较详细，仔细阅读就会明白错误原因，用鼠标双击错误信息，界面将会直接跳到图形编辑区的错误处，出错部分处于激活状态。查错、修改错误都比较方便。按照上述步骤就可以完成一位全加器的设计、编辑和编译。

2）下面将利用已设计的成果进行四位全加器的设计。具体的做法：

（a）将一位全加器电路创建为默认的模块（default symbol）XADD1.SYS，点击菜单FILE/create default symbol，输入符号名XADD1（模块）后续步骤根据提示就可完成。操作界面如图2-9：

图2-9创建default symbol示意图

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（b）新建一个图形编辑区，双击空白处，在默认的目录下就会有刚刚创建的模块名，双击该模块名XADD1，则在新建的图形编辑区将会有一位全加器的模块出现，该模块的使用与其它库中的符号（symbol）使用方法相同。复制四个，调入输入、输出（input、output），连线如下图2-10所示：

图2-10 利用一位全加器设计四位全加器

存储、检查、编译后再形成四位全加器的模块（file/create default sym bol）。同样的方法采用该模块实现八位全加器的设计，编译通过后，可以继续形成八位全加器的模块，这样一级级进行下去，很快可以形成一个很大的电路。可见，利用MAX+PLUSⅡ的图形编辑输入，几乎不需要过多的额外知识，只要具备数字电路知识和几个简单MAX+PLUSⅡ的操作菜单就可以进行电路图形设计。

3）器件的指定：器件指定可以在编译前进行，也可以在编译后进行，具体操作是点击“Assign /Device”，弹出的界面如下图所示。在“Device Family”框中可以选择器件家族中的一类，如Flex10k、max7000等等。在“Device”框中选择具体的器件，如选择“10k10QC208—4”（注：10k10QC208—4，其中10K表示是该器件为10K系列，后面的10表示等效门数约为10000门，当然型号不同具体的门数也不完全一致，Q表示封装形式，C表示商用器件，208表示该器件有208个管脚，—4表示器件的速度）。

4）管脚分配：完成器件选择后，就可以进行管脚分配。

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图2-11 器件选择示意图

利用芯片的平面图进行管脚分配：点击MAX+PLUSⅡ菜单下的Floorplan Edit or子菜单（或工具栏中对应的按扭），芯片平面编辑界面如下图所示，其中“Chip Name”框显示的是已选择的器件，“Unassigned Nodes&Pins”框显示的是尚未分配的输入、输出管脚。主编辑区显示的是放大的已选择芯片的管脚图，该管脚图和实际芯片的管脚排列一一对应，只要将“Unassign Nodes”区的输入、输出管脚用鼠标拖住放到主编辑区的I/O管脚上即可完成一个管脚的分配。注意，主编辑区显示了各种类型的管脚，其中输入、输出管脚程白色显示，VCC、GND、JTAG接口以及下载电路专用的接口等呈黑色显示，这些管脚是I/O管脚分配完成后，重新编译，如果有硬件实验系统，即可进行下载实验。

平面图编辑中，Layout菜单选项的几个设置是非常重要的，如下图所示：

图2-12 Layout菜单设置图

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Last Compilation Floorplan（上一次的底层编辑）:这个选项主要显示已经编辑过的底层编辑，或由系统自动进行I/O口管脚分配的底层编辑。如果需要重新编辑则要选择Current Assignments Floorplan(当前底层分配)。该选项结合已选择的器件，展示器件的平面图及相关选项。

Device View(器件视图)与LAB View（LAB视图）：这两个选项的主要区别是Device View 菜单的功能是显示器件的周边管脚视图，如图2-13所示。LAB View主要显示器件内部的LAB、EAB等结构及分配情况。如下图所示。

图2-13 LAB View 视图

Device View(器件视图)与LAB View（LAB视图）的切换只要在LAB View视图或Device View 视图中灰色区域双击鼠标左键即可实现。

利用Pin/Location/Chip进行I/O管脚锁定：在图形编辑界面中，经过器件选择、编译后就可以用Pin/Location/Chip进行I/O管脚锁定，操作步骤如下：

在图形编辑界面中，用鼠标右键选择将要锁定的I/O，并弹出菜单中单击Assign/Pin/Location/Chip，如下图所示：

图2-14 利用Pin/Location/Chip进行I/O锁定（1）

以s0的锁定为例介绍跳出界面的各部分功能，如下图所示：

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图2-15 利用Pin/Location/Chip进行I/O锁定（2）

Node Name框的使用：该框中输入将要锁定的I/O的名称如S0，如果需要查询输入、输出等类型，可以单击Search按扭，跳出的对话框如下图所示。

图2-16 利用Pin/Location/Chip进行I/O锁定（3）

选择合适的类型后（在List Nodes of Type中输入、输出类型），点击List按扭，在Names in Database框选择S0，单击“OK”后，“s0”就可在Pin/Location/Chip界面的Node Name框中出现。

在Chip Resource组框中选择合适的类型，如本例s0选择Pin单选扭，并在输入框中输入104，表示s0被锁定到特定CPLD器件的104号管脚。点击ADD按扭即可完成操作。

同样的步骤锁定其它I/O管脚。 5）编译后即可生成*.pof下载文件。

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4. 实验系统工作在CPLD/FPGA实验模式

当用户需要进行CPLD/FPGA实验内容时，应进入这种工作模式。

1）将FPGA下载板插到主板CPLD/FPGA部分的插座中（注意：脚位不可以插错。）。 2）用配套的串行通讯电缆（一头针一头孔），将下载板上朝左的串口座PC机的串行口相连。

3）先打开电源开关，再打开直流开关，在PC机上打开THRCPLD软件，具体操作参见配套光盘中实验指导书CPLD/FPGA分册及软件帮助文档。

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图（10）

在该操作界面中可以对生成的字符点阵做效果处理，如反显，调换，旋转等等。点击操作界面上相应的操作按钮，在软件点阵显示界面上将回应当前操作。在界面中还有字库列表选项，字库存放在当前软件目录下的Latlibrary文件夹中，表单上列出当前字库中的点阵字符，选择字库中的任意字符，软件点阵显示界面上将显示该字符点阵效果。对于点阵字符的产生，可以在软件点阵显示界面上标定所想字符点阵位置。软件点阵显示界面如图（11）所示。

图（11）

在点阵显示界面中，点击蓝线方格，将选中或撤消该方格，在操作界面的字符编码列表框中将标志各个蓝线方格的当前状态。完成点阵字符的创作后，可以通过上位机将当前点阵字符数据发送至下位机中，选择相应的串口传输波特

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率，点击软件右上方的文件下载按钮，就可将点阵字符数据发送到下位机中。发送函数波形数据对应的串口波特率为19200b/s。

对当前产生的点阵字符数据，可以保存成后缀名是（*.lat）的数据文件形式，或是BMP图象文件格式，对于后缀名是（*.lat）的历史数据文件也可以载入到软件中显示并且发送。点击软件右上方相应的操作按钮即可完成。建议将当前点阵字符数据文件保存至当前软件目录下的Latlibrary文件夹中，即点阵字库中，以便后续操作能够将该点阵字符顺利加载到字库列表中。

6．乐曲发生

在开始做乐曲发生实验之前，先确保将相关的CPLD程序下载至下位机中。在软件主界面的右边操作区域，选择乐曲编辑按钮，弹出界面如图（12）所示。

在该操作界面中可以进行简单的乐曲编写工作，然后将编写成果通过串口下载到下位机中，经过下位机音频发生将当前乐曲放音出来。操作界面上分成音调区和音键区两部分，音调区用于调整相应音符的高音，中音和低音；音键区用于

图（12）

向编辑区输入音符1，2，3，4，5，6，7。乐曲编辑中，音符1，2，3，4，5，6，7中音对应字符1，2，3，4，5，6，7，音符1，2，3，4，5，6，7高音对应字符a,b,c,d,e,f,g，音符低音部分当前下位机不予支持。对于乐曲节拍，连续4个字符对应乐曲的1/4拍。编辑乐曲时，点住任意音键区中的按钮，在编辑区中将自动连续输入对应的音符字符。乐曲编辑区界面如图（13）所示。

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图（13）

完成乐曲编辑后，可以通过上位机将当前乐曲数据发送至下位机中，选择相应的串口传输波特率，点击软件右上方的文件下载按钮，就可将乐曲数据发送到下位机中。发送乐曲数据对应的串口波特率为19200b/s。

对当前产生的乐曲数据，可以保存成后缀名是（*.aud）的数据文件形式，对于后缀名是（*.aud）的历史数据文件也可以载入到软件中显示编辑并且发送。点击软件右上方相应的操作按钮即可完成。建议将当前乐曲数据文件保存至当前软件目录下的Music文件夹中。

7．帮助

在软件主界面的右边操作区域，选择帮助按钮，弹出软件的帮助信息。

8．注意事项

尽量在软件运行时，关闭系统中其他应用软件，以免软件在运行中停止响应。

当软件停止响应时，重新打开软件并且将下位机复位。

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CPLD/FPGA部分原理图

C160.1u16PP200PP202PP203PP204PP205PP206PP207U4P198P19923ABCVCCP1971Y0Y1Y2Y3Y415141312111097SGND1SGND2SGND3SGND4SGND5SGND6SGND7P200P202P203P204P205P206P207P208SR1510SR2510SR3510SR4510SR5510SR6510PP208VCCSR7510SR8510VCCGNDGND645G1G2AG2B74138GNDY5Y6Y7SGND8VCCJ1SGND1SGND2SGND3SGND41234DC3-85678SGND5SGND6SGND7SGND8PP200PP202PP203PP204J21234DC3-85678PP205PP206PP207PP2088动态扫描显示

seg1bseg1dseg1gR6seg2gGseNg2Daseg2bseg1gR1R2R3R4

GseNg1Daseg1bseg2fseg1fR5R7510510R15seg2pP16P15P14P13P12P11P10P9P24P17P18P19P8P7P25seg1pP196510R16P186510R8seg1aseg1cseg1e510510P177101098769876510510510seg1fP179seg2f510R13P1932120191881514177252423229610

gfGabgfGabP173P174P175P176510510R14seg2gSEG27SEGSEG17SEGseg2bseg2dseg2aseg2cedGcpedGcp510R10510R11seg2eseg2dGseNg2Dcseg2pseg1eseg1d

GseNg1Dcseg1pP187P189P190P191510R121234512345510R9P192seg2e静态显示数码管

J4IN0IN111123J34GND1234GND161234526272812IN-0IN-1IN-2IN-3IN-4EOCIN-5IN-6IN-7ALEref(-)ref(+)GNDVCC11U8VCCmsb2-12-22-32-42-52-62-7lsb2-8ADC0809ADD-AADD-BADD-CVCCENABLESTARTCLOCKAD转换

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13P195P180

13msbB1B2B3B4B5B6B7lsbB8DAC0800+12VC730PR205.1K+12VC60.01uF861GNDV+

U9DA0DA1DA2DA3DA4DA5DA6DA756789101112IoutIoutVrf(-)Vrf(+)VlcCOMP421514116R1710K-12VC50.1uF+12VR1810K231R195.1KU1071DAOUT5LM318-12VV-4J15DA0DA1DA2DA31234DC3-85678DA4DA5DA6DA73DA转换

1P0.0P132P261P0.1P133P271P0.2P134P281P0.3P135P291P0.4P136P301P0.5P139P311P0.6P140P361P0.7P141P371P7.0P26P27P28P291P7.11P7.21P7.31P7.41P7.51P7.61P7.71234P05678P30P31P36P37P38P39P40P411234P15678P44P45P46P47P53P54P55P561234P25678P57P58P60P61P62P63P64P651234P35678P67P68P69P70P95P96P97P991234P45678P100P101P102P103P104P111P112P1131234P55678P114P115P116P119P120P121P122P1251234P65678P126P127P128P131P132P133P134P1351234P75678P136P139P140P141通用IO L29L30L31D29LEDD30LEDD31LEDP16812P16934P1705GND67L17L18L19D17LEDD18LEDD19LEDP14912P15034P15156GND7U51A1Y2A2Y3A3YGND74HC04U71A1Y2A2Y3A3YGND74HC04VCC6A6Y5A5Y4A4Y141312111098P172D32LEDL32VCCRP1470123456789L17L18L19L20L21L22L23L24U6VCC6A6Y5A5Y4A4Y141312111098VCCP160P159P158D22LEDD21LEDD20LEDL22L24L21L25L20L23D23LEDD24LEDD25LEDP16112P16234P16356GND71A1Y2A2Y3A3YGNDVCC6A6Y5A5Y4A4Y74HC04VCC123456789L25L26L27L28L29L30L31L32141312111098VCCP167P166P164D28LEDD27LEDD26LEDL28L27L26VCCVCCC80.1uC90.1uC100.1uRP247016位逻辑电平显示

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