哈工大数电大作业 状态机的设计

数字电子技术基础

大作业二

状态机设计

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一、设计要求

利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。

二、设计内容 2.1 设计思路 2.2 设计方案

组合逻辑 寄存器 Next_state Current_state 组合逻辑 三、仿真验证 3.1 源程序

module moore (clk,din,op);

input clk,din; output op;

reg[1:0] current_state,next_state; reg op;

parameter SO=2’b00,S1=2’b01,S2=2'b10,S3=2’b11; always@(posedge clk) begin

current_state<=next_state; end

always@(current_state or din) begin

case( curret_state) S0:begin Op=0； If(din==0) next_state=S0; else

next_state=S1; end S1:begin op=1; if(din==1) next_state=S1; else

next_state=S2; end S2:begin Op=0；

If(din==1) next_state=S2; else

next_state=S3; end S3:begin op=1; if(din==0) next_state=S3; else

next_state=S0;

3.2 仿真结果

四、拓展研究(创新研究) 五、心得体会

通过本次大作业，我更好地掌握了Verilog程序设计语言，对数电课程所学的相关知识有了更加深刻的理解，独立解决问题的能力得到了提高。

六、参考文献

[1] 杨春玲 王淑娟 数字电子技术基础[M]. 北京 高等教育出版社, 2011年.

本文来源：https://www.bwwdw.com/article/eux7.html