计算机组成原理历年真题

2009年计算机统考——计算机组成原理部分

11．冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是 。

A．指令操作码的译码结果 B．指令和数据的寻址方式 C．指令周期的不同阶段 D．指令和数据所在的存储单元

12．一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是 。

A．x=0000007FH，y=FFF9H，z=00000076H B．x=0000007FH，y=FFF9H，z=FFFF0076H C．x=0000007FH，y=FFF7H，z=FFFF0076H D．x=0000007FH，y=FFF7H，z=00000076H

13．浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=27×29/32，Y=25×5/8，则用浮点加法计算X+Y的最终结果是。

A．00111 1100010 B．00111 0100010 C．01000 0010001 D．发生溢出

14．某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32B，按字节编址。主存129号单元所在主存块应装入到的Cache组号是 。

A．0 B．1 C．4 D．6

15．某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是。

A．1、15 B．2、15 C．1、30 D．2、30

16．某机器字长为16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是 。

A．2006H B．2007H C．2008H D．2009H 17．下列关于RISC的叙述中，错误的是。

A．RISC普遍采用微程序控制器

B．RISC大多数指令在一个时钟周期内完成 C．RISC的内部通用寄存器数量相对CISC多

D．RISC的指令数、寻址方式和指令格式种类相对CISC少

18．某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns、和60ns，则该计算机的CPU时钟周期至少是 。

A．90ns B．80ns C．70ns D．60ns

19．相对于微程序控制器，硬布线控制器的特点是。 A．指令执行速度慢，指令功能的修改和扩展容易 B．指令执行速度慢，指令功能的修改和扩展难 C．指令执行速度快，指令功能的修改和扩展容易 D．指令执行速度快，指令功能的修改和扩展难

20．假设某系统总线在一个总线周期中并行传输4B信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是 。

A．10MB/s B．20MB/s C．40MB/s D．80MB/s

21．假设某计算机的存储系统由Cache和主存组成，某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是 。

A．5% B．9.5% C．50% D．95%

22．下列选项中，能引起外部中断的事件是。 A．键盘输入 B．除数为0 C．浮点运算下溢 D．访存缺页

43．（8分）某计算机的CPU主频为500MHz，CPI为5（即执行每条指令平均需5个时钟周期）。假定某外设的数据传输率为0.5MB/s，采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断服务程序包含18条指令，中断服务的其他开销相当于2条指令的执行时间。请回答下列问题，要求给出计算过程。

（1）在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？ （2）当该外设的数据传输率达到5MB/s时，改用DMA方式传送数据。假定每次DMA传送块大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，则CPU用于

该外设I/O的时间占整个CPU时间的百分比是多少？（假设DMA与CPU之间没有访存冲突）

44. 某计算机字长16位，采用16位定长指令字结构，部分数据通路结构如图17所示。图17中所有控制信号为1时表示有效、为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从总线打入MDR。假设MAR的输出一直处于使能状态。加法指令“ADD(R1), R0”的功能为(R0) + ((R1)) ->(R1)，即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。

表1给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表1描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。

存储器（M）MemR MemW Data AddrCBDBABMARMARinMDRoutEMDRinMDRMDRineMDRoutPCoutPCPCinR0outR0inR1outR1inAinR0AddR1ACinACoutAALUACPC+1IRIRin表1时钟 C1 C2 C3 C4 功能 MAR<-(PC) MDR<-M(MAR),PC<-(PC)+1 IR<-(MDR) 指令译码 至指令译码部件控制信号图例Xout三态门及其控制信号Xin寄存器输入控制信号 有效控制信号 PCout, MARin MemR, MDRinE, PC+1 MDRout, IRin 无 11．C。考查指令的执行过程。 通常完成一条指令可分为取指阶段和执行阶段。在取指阶段通过访问存储器可将指令取出；在执行阶段通过访问存储器可以将操作数取出。这样，虽然指令和数据都是以二进制代码形式存放在存储器中，但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令；在执行阶段访存取出的二进制代码是数据。 12．D。考查符号位的扩展。 结合题干及选项可知，int为32位，short为16位；又C语言的数据在内存中为补码形式，故x、y的机器数写为0000007FH、FFF7H。 执行z=x+y时，由于x是int型，y为short型，故需将y的类型强制转换为int，在机器中通过符号位扩展实现，由于y的符号位为1，故在y的前面添加16个1，即可将y强制转换为int型，其十六进制形式为FFFFFFF7H。 然后执行加法，即0000007FH+FFFFFFF7H=00000076H，其中最高位的进位1自然丢弃。故选D。 13．D。考查浮点加法运算。 根据题意，X可记为00, 111；00, 11101（分号前为阶码，分号后为尾数），Y可记为00, 101；00, 10100。

首先对阶，X、Y阶码相减，即00, 111-00, 101=00, 111+11, 0111=00, 010，可知X的阶码比Y的价码大2，根据小阶向大阶看齐的原则，将Y的阶码加2，尾数右移2位，可得Y为00, 111；00, 00101。

尾数相加，即00, 11101+00, 00101=01, 00010，尾数相加结果符号位为01，故需进行右规。

规格化，将尾数右移1位，阶码加1，得X+Y为01, 000；00, 1000，阶码符号位为01，说明发生溢出。

14．C。考查Cache与主存的映射方式。

由于Cache共有16块，采用2路组相联，因此共有8组，0，1，2，?，7。主存的某一字块按模8映射到Cache某组的任一字块中，即主存的第0，8，16?字块可以映射到Cache第0组2个字块的任一字块中，而129号单元是位于第4块主存块中，因此将映射到Cache第4组2个字块的任一字块中。 注意：由于在计算机系统结构中和计算机组成原理的某些教材中介绍的组相联跟此处的组相联并不相同，导致部分考生理解错题目。考生应以真题为准，以后再出现类似题目，应以此种解答为标准。

15．D。考查存储器的扩展。

首先确定ROM的个数，ROM区为4KB，选用2K×8位的ROM芯片，需要 采用字扩展方式；60KB的RAM区，选用4K×4位的RAM芯片，需要4K?8?2片，2K?860K?8?30片，采用4K?4

字和位同时扩展方式。 16．C。考查相对寻址。

相对寻址EA=(PC)+A，首先要求的是取指令后PC的值。转移指令由两个字节组成，每

取一个字节PC自动加1，因此取指令后PC值为2002H，故EA=(PC)+A=2002H+06H=2008H。

17．A。考查RISC的特性。

相对于CISC计算机，RISC计算机的特点是指令条数少；指令长度固定，指令格式和寻址种类少；只有取数/存数指令访问存储器，其余指令的操作均在寄存器之间进行；CPU中通用寄存器多；大部分指令在一个或者小于一个机器周期内完成；以硬布线逻辑为主，不用或者少用微程序控制。

18．A。考查流水线中时钟周期的特性。

时钟周期应以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成。 19．D。考查硬布线控制器的特点。

硬布线控制器的速度取决于电路延迟，所以速度快；微程序控制器采用了存储程序原理，每条指令都要访控存，所以速度慢。硬布线控制器采用专门的逻辑电路实现，修改和扩展困难。

20．B。考查总线的基本概念。

总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来衡量，单位可用字节/秒（B/s）表示。根据题意可知，在2×(1/10MHz)秒内传输了4B，所以4B×10MHz/2=20MB/s。

21．D。考查Cache的命中率。

命中率=Cache命中的次数/所有访问次数，有了这个公式这道题就很容易看出，要注意的一点是看清题，题中说明的是缺失50次，而不是命中50次，仔细审题是做对题的第一步。

22．A。考查中断的分类。

43.（1）按题意，外设每秒传送0.5MB，中断时每次传送4B。中断方式下，CPU每次用于数据传送的时钟周期为5×18+5×2=100。

为达到外设0.5MB/s的数据传输率，外设每秒申请的中断次数为0.5MB/4B=125 000。 1s内用于中断的开销为100×125 000=12 500 000=12.5M个时钟周期。

CPU用于外设I/O的时间占整个CPU时间的百分比为12.5M/500M=2.5%。

（2）当外设数据传输率提高到5MB/s时，改用DMA方式传送，每次DMA传送5 000B，1s内需产生的DMA次数为5MB/5 000B=1 000。

CPU用于DMA处理的总开销为1 000×500=500 000=0.5M个时钟周期。 CPU用于外设I/O的时间占整个CPU时间的百分比为0.5M/500M=0.1%。 44．解答：

13．假定编译器规定int和short型长度分别为32位和16位，执行下列C语言语句： unsigned short x=65530;

unsigned int y=x; 得到y的机器数为 。

A．0000 7FFAH B．0000 FFFAH C．FFFF 7FFAH D．FFFF FFFAH 14．float类型（即IEEE754单精度浮点数格式）能表示的最大正整数是。 A．2126-2103 B．2127-2104 C．2127-2103 D．2128-2104

15．某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定int型和short型长度分别为32位和16位，并且数据按边界对齐存储。某C语言程序段如下：

struct{ int a; char b; short c; } record; record.a=273;

若record变量的首地址为0xC008，则地址0xC008中内容及record.c的地址分别为 。 A. 0x00、0xC00D B. 0x00、0xC00E C. 0x11、0xC00D D. 0x11、0xC00E

16．下列关于闪存（Flash Memory）的叙述中，错误的是。 A．信息可读可写，并且读、写速度一样快 B．存储元由MOS管组成，是一种半导体存储器 C．掉电后信息不丢失，是一种非易失性存储器 D．采用随机访问方式，可替代计算机外部存储器

17．假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换策略。访问的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache的次数是 。

A. 1 B. 2 C. 3 D. 4

18．某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接编码法，共有33个微命令，构成5个互斥类，分别包含7、3、12、5和6个微命令，则操作控制字段至少有 。

A. 5位 B. 6位 C. 15位 D. 33位

19．某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次―主存写‖总线事务传输128位数据所需要的时间至少是 。

A. 20ns B. 40ns C. 50ns D.80ns

20．下列关于USB总线特性的描述中，错误的是 A. 可实现外设的即插即用和热拔插 B. 可通过级联方式连接多台外设 C. 是一种通信总线，连接不同外设 D. 同时可传输2位数据，数据传输率高

21．下列选项中，在I/O总线的数据线上传输的信息包括。 Ⅰ．I/O接口中的命令字 Ⅱ．I/O接口中的状态字 Ⅲ．中断类型号 A．仅Ⅰ、Ⅱ B．仅Ⅰ、Ⅲ C．仅Ⅱ、Ⅲ D．Ⅰ、Ⅱ、Ⅲ

22．响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括。 Ⅰ．关中断 Ⅱ．保存通用寄存器的内容 Ⅲ．形成中断服务程序入口地址并送PC

A．仅Ⅰ、Ⅱ

二、综合应用题 B．仅Ⅰ、Ⅲ C．仅Ⅱ、Ⅲ D．Ⅰ、Ⅱ、Ⅲ

43．假定某计算机的CPU主频为80MHz，CPI为4，平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线宽带为32位。请回答下列问题。

1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？

2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送采用周期挪用方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘I/O接口平均每秒发出的DMA请求次数至少是多少？

3）CPU和DMA控制器同时要求使用存储器总线时，哪个优先级更高？为什么？

4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动一个体。若每个体的存储周期为50ns，则该主存能提供的最大带宽是多少？

44．某16位计算机中，带符号整数用补码表示，数据Cache和指令Cache分离。题44表给出了指令系统中部分指令格式，其中Rs和Rd表示寄存器，mem表示存储单元地址，（x）表示寄存器x或存储单元x的内容。

该计算机采用5段流水方式执行指令，各流水段分别是取指（IF）、译码/读寄存器（ID）、执行/计算有效地址（EX）、访问存储器（M）和结果写回寄存器（WB），流水线采用―按序发射，按序完成‖方式，没有采用转发技术处理数据相关，并且同一个寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题：

1）若int型变量x的值为-513，存放在寄存器R1中，则执行指令―SHL R1‖后，R1的内容是多少？（用十六进制表示）

2）若某个时间段中，有连续的4条指令进入流水线，在其执行过程中没有发生任何阻塞，则执行这4条指令所需的时钟周期数为多少？

3）若高级语言程序中某赋值语句为x=a+b，x、a和b均为int型变量，它们的存储单元地址分别表示为[x]、[a]和[b]。该语句对应的指令序列及其在指令流水线中的执行过程如下图所示。

一、单项选择题

12．D。考查计算机性能指标的计算。

程序A的运行时间为100秒，除去CPU运行时间90秒，剩余10秒为I/O时间。CPU提速后运行基准程序A所耗费的时间是T=90/1.5+10=70秒。

【误区】 CPU速度提高50%，则CPU运行时间减少一半。错误！ 13．B。考查C语言中的类型转换。

将一个16位unsigned short转换成一个32位的unsigned int，新表示形式的所有附加位都用0进行填充。X的16进制表示为FFFA，所以y的十六进制表示为0000 FFFA。

14．D。考查IEEE754浮点数的性质。 IEEE 754标准的单精度浮点数，是尾数采用隐藏位策略的原码表示，且阶码用移码表示的浮点数。规格化的短浮点数的真值为：(-1)S×1.f×2E-127，S为符号位，E的取值为1～254（8位表示），f为23位；故float类型能表示的最大整数是1.111…1×2254-127=2127×(2-2-23)= 2128-2104。

15．D。考查字符串的存储方式。

计算机存储器按字节编址，采用小端方式存放数据，即以数据的最低有效字节地址表示数据地址。在存储器中，数据结构按边界对齐方式顺序存储，因此int型数据的地址必须是4的倍数，short型数据地址必须是2的倍数。所以record.c的地址不可能为0xC00D。而273

《统考命题思路分析》，这里限于篇幅，不详细讲述。 16．A。考查闪存（Flash Memory）的性质。

闪存是EEPROM的进一步发展，可读可写，用MOS管的浮栅上有无电荷来存储信息，它依然是ROM的一种，故写速度比读速度要慢不少（硬件常识）。闪存是一种非易失性存储器，它采用随机访问方式。现在常见的SSD固态硬盘，即由Flash芯片组成。

17．C。考查组相联映射的Cache置换过程。

地址映射采用2路组相联，则主存地址为0~1、4~5、8~9可映射到第0组Cache中，主存地址为2~3、6~7可映射到第1组Cache中。Cache置换过程如下表所示。

*

18．C。考查微指令的编码方式。

操作控制字段采用字段直接编码法，将微命令字段分成若干个小字段，互斥类微命令可组合在同一字段。根据微命令字段分段的原则：①互斥性微命令分在同一段内，相容性微命令分在不同段内；②一般每个小段要留出一个状态，表示本字段不发出任何微命令。5个互

斥类分别需要3、2、4、3、3共15位。 19．C。考查总线传输性能的计算。

总线频率为100MHz，则时钟周期为10ns。总线宽度与存储字长都是32位，故每次传送一个32位存储字。猝发式发送可以连续传送地址连续的数据。故总的传送时间为：传送地址10ns，传送128位数据40ns，共需50ns。

20．D。考查USB总线的特性（常识）。

USB总线（通用串行总线）的特点有：①即插即用；②热插拨；③有很强的连接能力，采用菊花链形式将所有外设连接起来，且不损失带宽；④有很好的可扩充性，一个USB控制器可扩充高达127个外部周边USB设备；⑤高速传输，速度可达480Mbps。所以A、B、C都符合USB总线的特点。对于选项D，USB是串行总线，不能同时传输两位数据。

21．D。考查I/O总线的特点。

I/O接口与CPU之间的I/O总线有数据线、命令线和地址线。命令线和地址线都是单向传输的，从CPU传送给I/O接口，而I/O接口中的命令字、状态字以及中断类型号均是由I/O接口发往CPU的，故只能通过I/O总线的数据线传输。

22．B。考查中断隐指令。

在响应外部中断的过程中，中断隐指令完成的操作包括：①关中断；②保护断点；③引出中断服务程序（形成中断服务程序入口地址并送PC），所以只有Ⅰ、Ⅲ正确。Ⅱ中的保存通用寄存器的内容是在进入中断服务程序后首先进行的操作。

二、综合应用题 43．解答：

解．采用 32 位定长指令字，其中操作码为 8 位，两个地址码一共占用 32-8=24 位，而 Store 指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址，机器中共有 16 个 通用寄存器，则寻址一个寄存器需要 log216=4 位，源操作数中的寄存器直接寻址用掉 4 位， 而目的操作数采用基址寻址也要指定一个寄存器，同样用掉 4 位，则留给偏移址的位数为

24-4-4=16 位，而偏移址用补码表示，16 位补码的表示范围为-32768~+32767，选 A。 18．某计算机采用微程序控制器，共有 32 条指令，公共的取指令微程序包含 2 条微指 令，各指令对应的微程序平均由 4 条微指令组成，采用断定法（下地址字段法）确定下条微 指令地址，则微指令中下址字段的位数至少是 。

8 C．A．5 B．6 D．9

解．计算机共有 32 条指令，各个指令对应的微程序平均为 4 条，则指令对应的微指令 为 32*4=128 条，而公共微指令还有 2 条，整个系统中微指令的条数一共为 128+2=130 条，

所以需要?log2130?=8 位才能寻址到 130 条微指令，答案 选 C。

19．某同步总线采用数据线和地址线复用方式，其中地址/数据线有 32 根，总线时钟频 率为 66MHz，每个时钟周期传送两次数据(上升沿和下降沿各传送一次数据)，该总线的最大 数据传输率(总线带宽)是 。

A．132 MB/s B．264 MB/s C．528 MB/s D．1056 MB/s 解．数据线有 32 根也就是一次可以传送 32bit/8=4B 的数据，66MHz 意味着有 66M 个 时 钟 周 期 ，而 每 个 时 钟 周 期 传 送 两 次 数 据 ，可 知 总 线 每 秒 传 送 的 最 大 数 据 量 为

66M×2×4B=528MB，所以总线的最大数据传输率为 528MB/s，选 C。

20．一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连 续单元读出或写入多个数据。这种总线事务方式称为 。

A．并行传输 B．串行传输 C．突发传输 D．同步传输 解．猝发(突发)传输是在一个总线周期中，可以传输多个存储地址连续的数据，即一次 传输一个地址和一批地址连续的数据，并行传输是在传输中有多个数据位同时在设备之间进 行的传输，串行传输是指数据的二进制代码在一条物理信道上以位为单位按时间顺序逐位传 输的方式，同步传输是指传输过程由统一的时钟控制，选 C。

21．下列有关 I/O 接口的叙述中，错误的是 ．．。 A．状态端口和控制端口可以合用同一个寄存器

B．I/O 接口中 CPU 可访问的寄存器称为 I/O 端口 C．采用独立编址方式时，I/O 端口地址和主存地址可能 相同 D．采用统一编址方式时，CPU 不能用访存指令访 问 I/O 端口

解．采用统一编址时，CPU 访存和访问 I/O 端口用的是一样的指令，所以访存指令可以

访问 I/O 端口，D 选项错误，其他三个选项均为正确陈述，选 D。

22．若某设备中断请求的响应和处理时间为 100ns，每 400ns 发出一次中断请求，中断 响应所允许的最长延迟时间为 50ns，则在该设备持续工作过程中，CPU 用于该设备的 I/O 时间占整个 CPU 时间的百分比至少是 。

A．12.5% B．25% C．37.5% D．50%

解．每 400ns 发出一次中断请求，而响应和处理时间为 100ns，其中容许的延迟为干扰 信息，因为在 50ns 内，无论怎么延迟，每 400ns 还是要花费 100ns 处理中断的，所以该设 备的 I/O 时间占整个 CPU 时间的百分比为 100ns/400ns=25%，选 B。 1.计算机硬件能够直接执行的是(a) Ⅰ.机器语言程序 Ⅱ.汇编语言程序 Ⅲ.硬件描述语言程序 A.仅Ⅰ

B.仅Ⅰ、Ⅱ D.Ⅰ、Ⅱ、Ⅲ

C.仅Ⅰ、Ⅲ

2.由3个―1‖和5个―0‖组成的8位二进制补码，能表示的最小整数是(b) A.-126

B.-125 C.-32

D.-3

3.下列有关浮点数加减运算的叙述中，正确的是(b)

Ⅰ. 对阶操作不会引起阶码上溢或下溢 Ⅱ. 右规和尾数舍入都可能引起阶码上溢 Ⅲ. 左规时可能引起阶码下溢 Ⅳ. 尾数溢出时结果不一定溢出 A.仅Ⅱ Ⅲ C.仅ⅠⅢ Ⅳ

B.仅ⅠⅡⅣ D.ⅠⅡ Ⅲ Ⅳ

4.假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用回写(Write Back)方式，则能存放4K字数据的Cache的总容量的位数至少是(b) A.146k C.148K

B.147K

D.158K

5.假定编译器将赋值语句―x=x+3;‖转换为指令‖add xaddt, 3‖，其中xaddt是x 对应的存储单元地址，若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写(Write Through)方式，则完成该指令功能需要访问主存的次数至少是(c) A.0 B.1

C.2

D.3

6.下列存储器中，在工作期间需要周期性刷新的是(b) A.SRAM B.SDRAM C.ROM

D.FLASH

7.某计算机使用4体交叉存储器，假定在存储器总线上出现的主存地址(十进制)序列为8005，8006，8007，8008，8001，8002，8003，8004，8000，则可能发生发生缓存冲突的地址对是(c) A.8004、8008 C.8001、8008

B.8002、8007 D.8000、8004

8.下列有关总线定时的叙述中，错误的是(b) A.异步通信方式中，全互锁协议最慢 B.异步通信方式中，非互锁协议的可靠性最差 C.同步通信方式中，同步时钟信号可由多设备提供 D.半同步通信方式中，握手信号的采样由同步时钟控制

9.若磁盘转速为7200转/分，平均寻道时间为8ms,每个磁道包含1000个扇区，则访问一个扇区的平均存取时间大约是( b) A.8.1ms C.16.3ms

B.12.2ms

D.20.5ms

10.在采用中断I/O方式控制打印输出的情况下，CPU和打印控制接口中的I/O端口之间交换的信息不可能是(a ) A.打印字符 C.设备状态

B.主存地址 D.控制命令

11.内部异常(内中断)可分为故障(fault)、陷阱(trap)和终止(abort)三类。下列有关内部异常的叙述中，错误的( a)

A.内部异常的产生与当前执行指令相关 B.内部异常的检测由CPU内部逻辑实现

C.内部异常的响应发生在指令执行过程中

D.内部异常处理的返回到发生异常的指令继续执行43. (13分)某16位计算机主存按字节编码。存取单位为16位;采用16位定长指令格式;CPU采用单总线结构，主要部分如下图所示。图中R0~R3为通用寄存器;T为暂存器;SR为移位寄存器，可实现直送(mov)、左移一位(left)、右移一位(right)3种操作，控制信号为Srop,SR的输出信号Srout控制;ALU可实现直送A(mova)、A加B(add)、A减B(sub)、A与B(and)、A或B(or)、非A(not)、A加1(inc)7种操作，控制信号为ALUop。

请回答下列问题。

(1) 图中哪些寄存器是程序员可见的?为何要设置暂存器T? (2) 控制信号ALUop和SRop的位数至少各是多少? (3) 控制信号Srout所控制邮件的名称或作用是什么? (4) 端点①~⑨中，哪些端点须连接到控制部件的输出端?

(5) 为完善单总线数据通路，需要在端点①~⑨中相应的端点之间添加必要的连线。写出连线的起点和终点，以正确表示数据的流动方向。

(6) 为什么二路选择器MUX的一个输入端是2? (1) 图中程序员可见的寄存器有通用寄存器R0~R3和程序计数器PC;设置暂存器T用于暂存数据总线发送的数据。 (2) ALUop和SRop的位数分别为3,2。

(3) Srout所控制的部件作用是控制计算机运算结果的输出。 (4) 须连接到控制部件的输出端端点有①②③⑤⑧。

(5) ⑥→⑨，⑦→④。

(6) 使PC自增2以获取下一条指令地址。

【考查知识点】寄存器相关概念及寄存器的操作，单总线结构

44. (10分)题43中描述的计算机，其部分指令执行过程的控制信号如如题44图a所示。

题44图a 部分指令控制信号

该机指令格式如题44图b所示，支持寄存器直接和寄存器间接两种寻址方式，寻址方式位分别为0和1，通用寄存器R0~R3的编号分别为0、1、2和3。

题44图b 指令格式 请回答下列问题。

(1) 该机的指令系统最多可定义多少条指令?

(2) 假定inc、shl和sub指令的操作码分别为01H、02H和03H，则以下指令对应的机

器代码各是什么? ① inc R1 ; R1 + 1→R1 ② shl R2,R1 ; (R1) << 1→R2

③ sub R3, (R1),R2 ; ((R1)) – (R2) → R3

(3) 假定寄存器X的输入和输出控制信号分别为Xin和Xout，其值为1表示有效，为0表示无效(例如，PCout=1 表示PC内容送总线);存储器控制信号为MEMop，用于控制存储器的读(read)和写(write)操作。写出题44图a中标号①⑧处的控制信号或控制信号的取值。 (4) 指令―sub R1,R3,(R2)‖和―inc R1‖的执行阶段至少各需要多少个时钟周期? (1) 128

(2) ① 0280H，② 04A8H，③ 06EEH

(3) ① 0，② mov，③ mova，④ left，⑤ read，⑥ sub，⑦mov，⑧ Srout。 (4) 至少各需要8和7个时钟周期。

(1) 该机的指令系统最多可定义多少条指令?

(2) 假定inc、shl和sub指令的操作码分别为01H、02H和03H，则以下指令对应的机

器代码各是什么? ① inc R1 ; R1 + 1→R1 ② shl R2,R1 ; (R1) << 1→R2

③ sub R3, (R1),R2 ; ((R1)) – (R2) → R3

(3) 假定寄存器X的输入和输出控制信号分别为Xin和Xout，其值为1表示有效，为0表示无效(例如，PCout=1 表示PC内容送总线);存储器控制信号为MEMop，用于控制存储器的读(read)和写(write)操作。写出题44图a中标号①⑧处的控制信号或控制信号的取值。 (4) 指令―sub R1,R3,(R2)‖和―inc R1‖的执行阶段至少各需要多少个时钟周期? (1) 128

(2) ① 0280H，② 04A8H，③ 06EEH

(3) ① 0，② mov，③ mova，④ left，⑤ read，⑥ sub，⑦mov，⑧ Srout。 (4) 至少各需要8和7个时钟周期。

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