中兴设计开发部电路设计规范

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电路设计规范

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中兴通讯股份有限公司

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关于本文档

中兴通讯股份有限公司CDMA事业部设计开发部《电路设计规范》（以下简称《规范》）为原理图设计规范文档。本文档规定和推荐了CDMA设计开发部在原理图设计中需要注意的一些事项，目的是使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量。

使用方法

《规范》制图部分以Cadence平台Concept HDL原理图工具为依据，但其大部分内容不局限于该工具的约束。

《规范》总体上由检查条目、详细说明、附录3部分构成。“检查条目”部分浓缩了各种规范条款Ctrl – 左键点击可以跟踪到相应位置。建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意义，并主动避免异常出现。

《规范》中检查项共有三种等级：“规定”，“推荐”和“提示”。

标记为“规定”的条目在设计中必须遵守，

标记为“推荐”的条目为根据一般情况推荐遵守的内容。

标记为“提示”的条目，不做规范约束，

/走查过程中不排除《规范》之外的设计异常，开发/

在开发过程中使用

自查。

在同行评审/，评审人员必须了解《规范》并按照《检查单》

可以作为学习使用。硬件工程师可

修订

本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生变化。如果发现本文档中有错误、遗漏、不可实施等各类问题，应在ClearQuest上直接提出故障项（提变更库中提文档故障，选择3G 硬件平台），跟踪解决。

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目 录

第一部分 检查条目 ............................................................................................................................................ 5

1. 原理图制图规范 .................................................................................................................................. 5 2. 电路设计 .............................................................................................................................................. 7

2.1 通用要求 .................................................................................................................................. 7 2.2 逻辑器件应用 .......................................................................................................................... 8 2.3 时钟设计 .................................................................................................................................. 9 2.4 保护器件应用 ........................................................................................................................ 10 2.5 可编程逻辑器件 .................................................................................................................... 10 2.6 电源设计 .................................................................................................................................11 2.7 其他应用经验 3. 可靠性设计 ........................................................................................................................................ 14 4. 信号完整性/电源完整性设计 .5. 系统相关设计 .6. 可生产性设计 .7. 可测试性设计 .7.1 7.2 测试点 .7.3 电路可测试性 7.4 系统可测试性 第二部分 详细说明 .1. 原理图制图规范 .2. 电路设计 .2.1 通用要求 .2.2 逻辑器件应用 2.3 时钟设计 .2.4 2.5 2.6 .2.7 ........................................................................................................................ 55 3. .4. / ........................................................................................................... 59 .................................................................................................................................... 62 .................................................................................................................................... 65 7. .................................................................................................................................... 69

JTAG ...................................................................................................................................... 69 7.2 测试点 .................................................................................................................................... 70 7.3 电路可测试性 ........................................................................................................................ 70 7.4 系统可测试性 ........................................................................................................................ 71

附录 .................................................................................................................................................................... 71

附录1 部门相关资源列表 ....................................................................................................................... 71 参考文献 ............................................................................................................................................................ 71 编后记 ................................................................................................................................................................ 74

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第一部分 检查条目

1. 原理图制图规范

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内部公开▲ 内部公开信息等不必要信息不要显示。 20 21 规定 规定 元器件的位号要显示在该元件的附近位置，不应引起歧义。 芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、 共模电感、 变压器、 晶振， 保险丝等有特殊要求的器件参数要显示出来， LED 应标示型号或颜色。 22 23 24 规定 推荐 规定 差分信号规定使用“+/-”符号， “+/-”可以在网络名的中间或末尾。 无特殊要求(例如系统方案命名需求)差分信号以“+/-”结尾。 E1 信号线采用 TIP 来表示同轴电缆芯线(双绞线的+) ,用 RING 来表示同轴 电缆屏蔽层(双绞线的-) 。 25 规定 有确定含义的低电平有效信号采用*或者_N(引入逻辑的需要用_N)后缀结 尾。 “有确定含义”包括但不限于如下信号：片选，读写，控制，使能。 26 规定 所有的时钟网络要有网络标号，以 CLK 字符结尾，以便于 SI 分析、PCB 布 线和检查； 非时钟信号禁止以 CLK 等时钟信号命名后缀结尾。 时钟信号命名 应体现

出时钟频率信息。 27 规定 采用串联端接的信号 (包括时钟) 串阻在原理图上应就近放置于驱动器的输 ， 出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名(时钟信 号必须命名并满足时钟信号的命名规范) 。 28 规定 所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定 义和系统定义保持统一。 29 30 31 32 规定 规定 推荐 规定 经过滤波的电源必须命名，命名也必须以“VCC”开头。 在 PCB 布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。 全局电源和地应调用原理图库中的符号。 确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位 等现象。 33 34 推荐 规定 不推荐使用“Location”硬属性解决位号错位问题。 使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线 (wire)进行连接。 35 36 规定 规定 禁止使用 SIZE 属性放置多个器件，例如测试点、去耦电容、光学定位点等。 所有出页网络应放置出页符 offpage/offpg,出页符的方向应和信号流向一致。 原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标 注的字符不应重叠。 37 规定 offpage/offpg 符号的调用，应根据信号流向采用正确的符号，不应将符号进 行翻转、镜像后使用。 38 39 40 规定 推荐 Offpage/offpg 符号和交叉标注文字应尽量对齐。 器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。 兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注 明。 41 规定 原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片 管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义 的芯片管脚命名一致。 42 43 44 规定 提示 推荐 提供各单点网络列表和未连接管脚列表，并一一确认 采用 Cadence 提供的工具对原理图和 PCB 的网表一致性进行检查。 原理图打印为 PDF 文件时，推荐使用 Arial 字体。

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2. 电路设计

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内部公开▲ 内部公开力的 80%。 21 22 规定 规定 MCU 串口信号经芯片驱动后，将收发信号和地引到预留的 3Pin 插座 单板 3Pin RS-232 串口插座统一定义为：Pin1—本地发送 Tx;Pin2—地线； Pin3—本地接收 Rx。 23 规定 通用件率满足事业部通用件率的要求：新板满足 90%,改版满足 80%。优先 选用部门推荐的公用器件。 24 25 规定 规定

2.2 逻辑器件应用编号 1 级别 规定 条目内容 不带内部上下拉和总线保持功能的 CMOS/BiCMOS 器件， 未用输入端严禁悬 空，必须通过电阻进行上拉或下拉处理。 2 规定 单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器 件不焊接不会导致其他器件的输入端悬空。 3 规定 逻辑器件不用的引脚或者固

定电平的信号如需预置电平处理，必须通过电阻 上拉或者下拉，不允许直接接电源或地。 4 5 6 规定 规定 规定 对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。 中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。 多级具有上电 3 态的器件级联驱动信号时， 如果信号上电过程要求确定电平， 则各级输入端都必须采用上拉或下拉电阻确定状态。 7 规定 采用具有上电 3 态的器件驱动背板输入控制信号，如果该信号上电后立刻需 要读取且不受上电复位控制(例如单片机 ISP 模块中的背板复位信号和下载 使能信号) ,则必须采用电阻置初始电平。 8 9 规定 推荐 信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 对于 CMOS 器件，如无特殊要求单个管脚的上拉或下拉可以取 10k,多个管 脚或其他具体情况可以参见下面的条目和以及进行计算确定。 10 规定 对使能内部上拉的 ISP MACH 4000 型 EPLD,以及和 Cyclone 型 FPGA 通用 IO 管脚连接的网络，下拉电阻采用 1K,上拉电阻可选择 10K。 11 12 推荐 规定 数据总线的下拉不宜使用太大的电阻，推荐使用 1K。 OSC 的 ST_N 管脚应该加上拉电阻(推荐值为 1k,建议直接调用晶振滤波模 块电路) 。 13 规定 对背板输出的驱动器，如果其 OE 端需要控制，应采用电阻设置为输出无效 状态。对于常见的 244 器件，OE*应该采用电阻上拉。 14 规定 参照器件的 Datasheet 将所有控制脚通过电阻进行上拉或下拉， 特别是芯片的 OE /CE 端。 15 16 规定 推荐 Enable、Set、Reset、Clear 和三态器件输出的上拉、下拉正确 上下拉电阻放在接收端器件处。对于 1 个驱动多个接收的网络，非特殊需要 只放置 1 个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放 置上下拉电阻； 若接收器件分布在不同页面上， 在驱动器端放置上下拉电阻。 17 规定 避免使用一个排阻同时对信号进行上拉和下拉。 器件手册规定优先 备注

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2.3 时钟设计

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2.5 可编程逻辑器件

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内部公开▲ 内部公开单元、CPU 核等资源，经过精确预算，允许使用到 100%。 2 推荐 预留一定数量的测试 IO (一般推荐

不小于实际使用的 IO 数的 10%) 测试 IO , 中要有一定量(不少于 40%)要连接在测试针上。根据逻辑的复杂程度和管 脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些，稳 定之后的版本可以少一些。 3 规定 可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU 接口等部分 的设计，必须采用本地时钟完成。 4 规定 对于逻辑芯片的输入时钟， 如果使用内部锁相环， 必须保证时钟的输入频率、 占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的 参考电路设计。 5 规定 对于可编程逻辑器件的悬空管脚(包括测试管脚、设计裁减导致的悬空输入 等) ,必须确认其在正常工作中不能悬空。 6 推荐 Lattice ISP Mach4000 系列器件，建议使能内部上拉，外部上拉采用 10K,下 拉采用 1K 设计。 7 推荐 一般情况下，Cyclone 器件外围上拉可采用 10K,下拉采用 1K 设计，避免下 载之前出现不定态电平。 8 9 10 11 12 13 提示 规定 规定 规定 规定 规定 Cyclone 器件设计时应对可能悬空的输出管脚使能内部上拉。 PLD 设计中，不推荐使用可编程的总线保持功能。 EPLD/FPGA 的专用输入管脚(时钟输入管脚)不要悬空 FPGA 的 Done 指示管脚(包括 Conf_Done 和 Init_Done 信号)需要被监控。 不要用特殊管脚当做普通的 IO 使用。 FPGA 全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量 从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引 脚引入。 14 规定 逻辑芯片的 nConfig、Conf_Done 和 nStatus 管脚应上拉，电阻选择参考手册 规定。 15 推荐 为了防止 FPGA 的 nConfig 信号受到毛刺干扰，导致逻辑芯片异常掉逻辑， 可在 nConfig 管脚加一个 RC 电路。RC 电路靠近 FPGA 防止 16 规定 对于采用 AS 模式下载的设计，要保证 nConfig 的上升沿落在 3.3V 电源稳定 之后。 17 提示 可能的话提供一定的慢速时钟给 EPLD/FPGA,在长定时时可以节省资源。 参考上下拉部分规范 参考上下拉部分规范

2.6 电源设计编号 1 2 级别 规定 推荐 条目内容 热拔插系统必须使用电源缓启动设计。 在压差较大或者电流较大的降压电源设计中，建议采用开关电源，避免使用 LDO 作为电源。对纹波要求较高的场合中，可以采用开关电源和 LDO 串联 使用的方法。 3 规定 LDO 输出端滤波电容选取时注意参照手册要求的最小电容、电容的 ESR/ESL 等要求确保电路稳定。推荐采用多个等值电容并联的方式，增加可靠性以及 提高性能。 备注

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内部公开▲ 内部公开9 规定 系统应对指示灯颜色、状态进行规定。指示灯设计，绿灯亮/灭表示正常或者 工作状态，红灯亮表示有告警，灭表示无告警。特殊情况下允许采用黄灯指 示。除非外观需要，不推荐采用其他颜色的指示灯。 10 规定 面板灯必须经过驱动器进行驱动，应该采用低电平有效方式点灯(纯电源板 另外考虑) 。 11 12 规定 规定 面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。 面板灯 5V 使用 510 欧姆左右的电阻，3.3V 使用 330 欧姆左右的电阻。电阻 应在公司通用件库中选取常用器件。 13 14 15 规定 规定 规定 单板内部 3.3V 指示灯推荐统一采用 1K 限流电阻。 内部电源指示灯，如果电源电压低于 2V,必须经过三极管驱动发光二极管。 面板灯(拨码开关、按钮)等上串接的电阻必须接在驱动器和指示灯(开关、 按钮)之间，电阻靠近驱动器放置，避免外界干扰对驱动器的冲击。 16 推荐 单板内部指示灯推荐使用低电平驱动指示灯，驱动能力足够时可以采用高电 平点灯，选择主要从节省成本角度出发。 17 18 规定 规定 单板内必须有电源指示，逻辑下载指示灯 ADC 和 DAC 的模拟地和数字地引脚，在外面应该用最短的连线接到同一个 低阻抗的接地平面上。 19 提示 以太网非点对点连接时。 PHY 器件的驱动能力在器件的允许范围内要调到最 大。 20 规定 正确配置 CPU 的上电配置管脚，配置管脚通过电阻上拉或下拉。(配置的内 容主要包括：BOOT 的数据宽度、FLASH 的数据宽度、时钟的工作模式、地址 映射模式、 PCI 的主从模式、 PCI 仲裁使能、 BOOT 是从 LOCATION BUS 还是 PCI 上启动、锁相环时钟配置、输出阻抗等) 21 规定 MOSFET 的栅极(Gate)串 10 欧姆电阻可有效抑止振荡；MOSFET 并联使 用时， 每个 MOSFET 的栅极要分别串 10 欧姆电阻。 电阻尽量靠近栅极放置。 22 规定 与 MOSFET 栅极并联的 ZENER 二极管可能会引发振荡，要将其连接到栅极 串阻的外侧。 23 规定 与 MOSFET 栅极并联的电容可能会引发振荡，要将其连接到栅极串阻的外 侧。注意并联电容减慢了开关的速度，增加了 MOSFET 并联应用时的不平 衡。 24 25 提示 提示 保证 MOSFET 的栅极驱动类似一个电压源，具有尽可能小的阻抗。 漏极和源极间并联阻容缓冲器或并联齐纳二极管和电容的串联吸收电路，这 样在管子关断时漏极电流较快减小， 使漏源极之间的电压在击穿电压值之下， 起到保护管子的作用。 26 提示 应

减小 MOSFET 栅极电压的上升时间，使 MOSFET 尽量少的时间处于负温 度系数区域，从而降低热失控的危险。 27 提示 MT9040、IDT82V3001A 等锁相环上电后或输入参考频率改变后必须复位锁 相环。 28 29 规定 规定 继电器线圈、风扇电机绕组等感性负载必须有续流二极管。 继电器线圈工作电压不允许降额使用，继电器在应用中应注意是线圈是否有 极性要求，避免退磁。 30 提示 继电器电路在设计中，应尽量让继电器长期处于释放状态，减小功耗，并减 小线圈温升降低寿命的概率。 31 提示 要保证光电耦合器能可靠地工作在开关状态， IF 取值不能太小 (可取值 CTR

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内部公开▲ 内部公开最大值对应 IF 的 40%左右),并且集电极负载电阻要满足如下的关系式： (VCC-VIL)/(CTR(min)*IF-II) ≤RL≤ (VCC – VIH)/( ICEO + II)。 32 规定 按键、跳线、拨码开关与 IC 端口之间串接小电阻(推荐 100 欧姆)或并接 TVS 管做 ESD 防护。推荐采用电阻以节省成本。对于上下拉都有电阻的设计 方式，可将电阻放在跳线和器件之间作为保护。 33 规定 运算放大器设计为放大器时， 同相输入和反相输入端的输入等效电阻要一致， 减小输入偏置电流和误差电流引起的的误差和噪声。 34 规定 ADC、DAC 如果使用外部电压参考，应注意参考电压的精度和稳定性，只有 在要求不高的情况下才可以采用电源作为参考电压，并且必须经过滤波。 35 推荐 单板上有多个处理器或高速器件， 并且各处理器/高速器件对时钟同相工作无 要求时，各器件的时钟相位尽量错开，减少同时动作的逻辑门数量，降低瞬 态工作电流，从而降低单板或系统的 EMI。 36 37 提示 规定 三态/OC/OD 时分数据/状态总线释放时应注意释放速度的问题。 非变压器隔离的差分信号，例如 RS-485 信号，LVDS 信号等，发送和接收侧 必须采用相同的参考地。 38

3. 可靠性设计编号 1 2 级别 规定 推荐 条目内容 钽电容的耐压要降额到 1/3 以下。 纹波电流大和冲击电流大可能引起钽电容失效， 故冲击电流场合慎用钽电容， 热插拔等电源瞬变场合谨慎选用钽电容。 3 4 5 6 推荐 规定 规定 规定 避免使用大容量钽电容；可用并联的形式。 钽电容失效易产生明火，故避免明火的场合慎用钽电容。 电源模块选型时，应确保电源模块上的钽电容符合降额标准。 工业级及商业级器件在实际使用中，结温降额应采用同样的降额标准，以确 保实际使用中具有较高的可靠性水平。 7 8 规定 推荐 面板监控线缆必须加入防静电保护电路(调用部门模块电路) 。 单板上关

键芯片、功耗较大 IC,附近预留接地插座以备未来加装散热器接地 用 9 规定 散热器尽量多点、低阻抗、短距离接工作地平面。散热器与支柱、螺钉等的 连接处采用星月孔与工作地平面连接； 10 规定 LDO 等芯片的散热体如果是接在电源脚上时， 与之接触的散热器应该多点接 到该电源上。 11 规定 器件或模块对散热器接地有明确要求时，按要求接地。如：带铝基板电源模 块的基板和安装孔及散热器要接保护地。 12 13 14 15 规定 规定 规定 推荐 单板上无法实现将散热器接地方式处理时，散热器可以采用浮空方式。 同轴电缆的外屏蔽层，屏蔽电缆的屏蔽层可以通过接口接保护地 明确标注金属壳体的处理方式 器件带有金属壳体的引脚，将引脚连接到相应的地上。 ESD 防护器件接地端、金属外壳的元器件的金属外壳、屏蔽装置接到静电防 护与屏蔽地； 备注

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内部公开▲ 内部公开具有金属壳体而人手又经常接触的部件如接插件等部件，其金属壳体应与接 地的机壳或底板紧密相连。内部电路在靠近这些部件的部位，应采用大面积 接地。 16 推荐 如果上面的规则实现困难，推荐金属壳体接地的优先顺序：通过泄放电阻连 接到屏蔽地>保护地>工作地 17 提示 对于一些敏感电路，设计中应进行容限分析，以确认器件选型满足电路容限 要求。 18 规定 单板保险丝降额合理(额定电流降额至少 50%,标称熔断热降额至 20%) , 应放在保护器件的前面。对于可能工作于温度较高环境的设计，必须充分考 虑保险丝降额。 19 提示 对于冲击电流很大的场合， 保险丝不能按照标称的熔断热计算。 有案例表明， 即使很大降额，仍然不能满足要求。厂家不能解释。增加缓启动是根本方法， 不能加缓起可以考虑不用保险丝。 20 21 规定 提示 尽量不采用无锁定装置的连接器，必须使用时需评审。 跳线帽和拨码开关等机械器件存在可靠性，腐蚀等多方面问题，且失效模式 通常容易使系统进入不正常的分支。尽量避免使用，通过电阻的方式用料单 区分。

4. 信号完整性 电源完整性设计 信号完整性/电源完整性设计编号 1 2 级别 提示 规定 条目内容 选择更不易造成信号完整性问题的接口方式/器件。 关键路径经过时序设计，具备时序分析报告。凡涉及时序控制的电路，比如 CPU/FPGA/专用 IC 访问外挂存储器等必须进行时序分析。 3 规定 满足以下任意一项或多项的网络必须附带信号完整性前仿真分析报告： 时钟信号；频率较高；有较严格的时序要求；对边沿单调性有要求(边沿敏 感信号)

;网络拓扑复杂(带有多个分支和负载) ;对过冲等敏感(参见器件 手册) ;相关标准对信号质量有要求。 4 推荐 采用 16244 驱动器驱动变化信号， 建议在驱动器输出添加 33.2 欧姆电阻或者 33 欧姆排阻。 5 提示 有一些可编程逻辑器件可以设置输出的驱动强度、电流等参数，通过合理设 置可以改善信号完整性。 6 7 提示 推荐 如果时序允许，应将可编程逻辑器件的输出摆率设置为慢摆率。 读写信号的驱动拓扑应尽量简化，必要应采用多个驱动器的方法简化拓扑， 并进行信号完整性仿真，采用合适的端接。 8 推荐 可编程逻辑器件，输出交变信号时应进行端接。不便端接的信号应采用设置 电流、摆率等方式改善信号完整性。 9 10 11 12 13 提示 规定 规定 规定 推荐 单向的片选等信号，可以采用源端端接。 EPLD/FPGA 输出的 UART 时钟等交变信号，必须进行端接。 电源上电解电容的数目应该满足电源完整性要求。 去耦电容的设计满足对工作电源的目标阻抗的要求，并按 PI 分析报告实施。 PI 设计另行规定 考虑为换层、穿越平面割裂的信号配置旁路电容。 SI 仿真另行规定 时序设计另行规定 备注

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5. 系统相关设计

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内部公开▲ 内部公开23 推荐 系统设计时主控单板和受控单板间增加少量备用的信号线，在背板上予以设 计，以提高系统的可升级性。 24 提示 资源板用量较大，尤其要考虑成本因素，尽量采用可裁剪配置的设计方法。 综合器件平滑升级设计的原则，尽量选择成本较低器件。 25 推荐 单板应采用面板扳手状态监控电路监控面板扳手状态，并定义背板连接器左 上角、右上角、左下角、右下角四根针为查拔到位指示信号。面板监控电路 应采用防静电模块避免静电骚扰。 26 提示 主备单板切换应尽量减少对系统的影响：负责时钟分发单板应考虑时钟不丢 失，不错误；复位、拔出主用单板应考虑尽量检测到操作并在复位、拔插前 发起主备倒换；拔出、插入备用单板不应对主板工作产生影响。 27 28 29 30 参见说明

分析

6. 可生产性设计编号 1 2 3 4 级别 规定 规定 规定 规定 条目内容 选用的器件必须满足公司生产工艺要求， 布局须通过公司工艺技术人员审核。 静电敏感器件慎用，如果采用要加防静电保护措施。 放置数量恰当的 Mark 点，数量参考原理图设计规范确定。 双面贴焊的单板，在选择器件时尽量使用贴片器件，不使用插装器件。尽量 使单板采用双面回流焊工艺。 5 规定 除非信号完整性特殊要求，背板上一般不应放置串阻等器件。背板尽量采用 压接连接器，避免焊接连接器。 6 提示 选用器件应注意器件的潮敏等级，必要时注明以保证生产加工可靠性；其间 选型时避免选择潮敏等级高的器件。 7 8 推荐 因为焊接温度不同，尽量避免板内有铅无铅工艺器件混用。 备注

7. 可测试性设计 7.1 JTAG编号 1 级别 规定 条目内容 含 JTAG 口的器件都需要使用事业部规定的 JTAG 接口电路， 单板提供 JTAG 插座。 2 规定 芯片的 JTAG 口管脚 TDI,TMS,TCK,TRST(若有)可控，不能悬空或直接拉 低/拉高(注意芯片内部的上/下拉电阻) 。 3 4 规定 规定 芯片的 TCK,TMS 的驱动能力满足扫描链路的要求。 芯片的 BSDL 文件要齐全、完整和正确。 备注

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7.2 测试点

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第二部分 详细说明

1. 原理图制图规范

1.1.1 原理图必须使用公司统一原理图库

在原理图设计中，必须采用公司统一原理图库，以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造成的连接、封装错误个人承担责任。

注意使cds.lib中的路径指向库服务器eda-svr1的路径。库服务器每天会和公司统一库服务器同步2次确保最新。

在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地，不一致。

对于历史遗留的未采用统一图库的设计，可以豁免此项检查。切换至公司统一库，以保证料单的正确性和后续的可维护性。

返回 1.1.2 原理图应采用0.100栅格

该栅格设置为一般器件库管脚间距的设置，

时无法对齐。

如果出现原理图库中的元件处于0.050 返回 1.1.3 图框大小

A4幅面的图框进行设计。部门一般均采用A4幅面进行打印，在A3A4幅面纸页上打印后字符无法分辨，难以进行

返回 1.1.4 Customer Text）进行标注

可以每页的内容一致，避免出错。如果因为填写错误修改，也只需修改一

–，选择Custom Variables标签。在表格中定义如下环境变量：

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