数字电子钟电路设计分析解析

学号

20105042033

本科毕业设计

学 院 物理电子工程学院 专 业 电子信息工程 年 级 2010级 姓 名 冯从俊 设计题目 数字电子钟电路设计 指导教师 周胜海 职称 副教授

2014 年 5 月 13 日

目 录

摘 要 ............................................................................................................................. 1 Abstract ........................................................................................................................ 1 引言 ............................................................................................................................... 1 1 设计要求 ................................................................................................................... 1 2 总体设计方案 ........................................................................................................... 2 3 单元电路设计 ........................................................................................................... 2

3.1振荡器 ............................................................................................................. 2 3.2分频器 ............................................................................................................. 3 3.3计数器 ............................................................................................................. 3 3.4校时电路 ......................................................................................................... 7 3.5译码与显示电路 ............................................................................................. 8 3.6定时控制电路 ................................................................................................. 8 3.7正点报时电路 ................................................................................................. 9 4 装调与测试 ............................................................................................................. 10 5 结论与讨论 ............................................................................................................. 11 参考文献 ..................................................................................................................... 12 附录 ............................................................................................................................. 13

数字电子钟电路设计

学生姓名：冯从俊 学号：20105042033 学院：物理电子工程学院 专业：电子信息工程 指导教师：周胜海 职称：副教授

摘 要：本文提出了一种基于常用数字芯片的数字钟设计方法。它由时钟源、分频器、计数器、译码器、数码管、校时电路等单元构成。测试结果表明，该设计可实现数字钟的基本功能和若干扩展功能。数字钟表较传统钟表有很多优点，因而得到越来越广泛的应用。

关键词：振荡器；分频器；计数器；译码器

Design of Digital Electronic Clock Circuit

Abstract: The design scheme of a digital clock with common digital ICs was presented. The digital clock is mainly composed of a clock pulse generator, three frequency dividers, five counters, six decoders, and six LED nixie lights. Digital clocks are becoming more and more common due to their advantages over conventional clocks. Test results illustrated that it can realize the primary functions and some additional functions of a digital clock.

Key words: oscillator; frequency divider; counter; decoder

引言

数字电子钟在我们的日常生活中有很多应用，比如说，我们在商场，超市，以及家庭里面随处可见，它成为我们日常生活中的必需品。数字电路的发展越来越迅速，并且得到了广泛应用，使得数字钟的精度、应用超过老式钟表，而且大大地扩展了钟表原先的报时功能。可以说，数字钟及其应用，已经占据了我们生活的方方面面，有着非常现实的意义。

1 设计要求

（1）能够计时准确，以数字形式显示时、分、秒的时间；

（2）小时的计时要求为“12翻1”，分和秒的计时要求为60进位； （3）校时方便。

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2 总体设计方案

图1为数字电子钟的总体框图，它由振荡器、分频器、计数器、译码器、数码显示器等单元构成。显示、译码、计数电路是完成电子钟的基本钟表显示，进位功能。脉冲电路是产生1Hz的秒脉冲。

时显示器 分显示器 秒显示器 时译码器 分译码器 秒译码器 时计数器 分计数器 秒计数器 校时电路 振荡器

分频器 图1 数字钟基本功能组成框图

图1所示的框图能够实现数字电子钟的基本显示功能。另外，还可以扩展电路，从而实现数字电子钟的定时控制、整点报时等扩展功能。

数字钟的基本工作原理：由振荡器产生高频脉冲，高频脉冲信号经过分频器分频，产生接近1Hz的秒脉冲，脉冲信号经过计数器计时，在经过译码器在显示器上显示出来，这就是数字钟最基本的工作原理，而扩展电路一定在主体电路正常运行的情况下才能进行功能扩展[1]。

3 单元电路设计

3.1 振荡器

可以说，振荡器是数字电子钟最重要的部分，是数字钟的灵魂。其稳定度和频率的精确度决定了数字钟计时的准确度。一般来说，振荡器的频率越高，计数精度越高。本设计采用由集成电路定时器555与RC组成的多谐振荡器[2]。通过对电阻的选择和调节，将初始的调振荡频率为1kHz。电路图如图2所示。

2

32121141312111098U1474LS001413121110 123456798VCC1234567JP75678J101123567855543214321R42kR33.3kC20.01ufR510kC30.01ufVCCR65.1kC40.1uf 3.2 分频器 图2 555振荡器 分频器的功能有两个：一产生标准秒脉冲信号；二提供功能扩展电路所需要的信号。选用计数器74LS90可以实现上述要求。每片74LS90为1/10分频，3片级联即可获得所需要的信号，第1片Q3端输出频率为100Hz，第2片Q3端输出频率为10Hz，第3片Q3端输出频率为1Hz[3]。电路如图3所示。 141312111014131211101413121110U1874LS909898U1774LS9098U1974LS9014131211101413121110141312111098981234567123456712345671234567VCCVCC1234567VCC123456798 图3 分频电路 3.3 计数器 计数器的主要功能是用来计算输入脉冲，本设计的时钟脉冲由前面所述的分频器提供，计数器不仅可以计数而且还有其他特定的逻辑功能，比如定时控制、测量等等。 分和秒采用60进制计数器。在此可以选用74LS92作为十位计数器，74LS90作为个位计数器，再将它们级联组成模数M=60的计数器。 3 567

而时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器在输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。选用74LS191和74LS74实现此功能[4]。

数字钟的计数电路是用两个六十进制计数电路和“12翻1”计数电路实现的。计数电路是数字钟的基础，只有在计数电路调试成功的前提下，才能够进行经行下一步的设计工作，而由于本设计级联较多，故在计数电路调试的过程中会比较麻烦。可以将分和秒计数器调试成功后，再单独对时计数器进行调制，由于设计电路在数字试验箱上进行，故调试部分相对来说较为简单[5]。 1、60进制计数器

图4 六十进制计数器

74LS92作为十位计数器，在电路中采用六进制计数；74LS90作为个位计数器在电路中采用十进制计数。当74LS90的14脚接振荡电路的输出脉冲1Hz时74LS90开始工作，它计时到10时向十位计数器74LS92进位[6]。

下面将对电路中所用的主要集成元件的功能进行介绍。 ① 异步计数器74LS90

所谓异步计数器，是指计数器内各触发器的时钟信号不是来自于同一外接输入时钟信号，因而各触发器不是同时翻转。这种计数器的计数速度慢。

74LS90是二—五—十进制计数器，它有两个时钟输入端CP0和CP1。其中，CP0和Q0组成一位二进制计数器；CP1和Q3Q2Q1组成五进制计数器；若将Q0与CP1相连接，时钟脉冲从CP0输入，则构成8421BCD码十进制计数器[7]。74LS90有两个清零端MR1、MR2，两个置9端MS1、MS2，74LS90的引脚图如图5。在本设计中，它将主要用做十分频器和十进制计数器。

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图5 74LS90引脚图

② 异步计数器74LS92

74LS92是二—六—十二进制计数器，即CP0和Q0组成二进制计数器，CP1和当CP1和Q0相连，时钟脉冲从CP0输入，74LS92Q3Q2Q1在74LS92中为六进制计数器。

构成十二进制计数器[8]。74LS92的引脚图如图6。在本设计中，它做为六进制计数器。

345图6 74LS92引脚图 2、12进制计数器 A0A3A2A1A02576274LS74DQ/U0'D1Q1Q3Q2Q135CLK1CLR1CLK74LS1911419011511LD'CT'4 图7 十二进制计数器 D3D2D1D031 5

（1）“12翻1”小时计数器是按照“01-02-03-04-05-06-07-08-09-10-11-12-01”规律计数的，其电路如图7所示。 （2）电路的工作原理

由表1可知：个位计数器由4位二进制同步可逆计数器74LS191构成，十位计数器由双D触发器74LS74构成，将它们组成“12翻1”小时计数器[8]。

由表可知，计数器的状态要发生两次跳跃：一是计数到12后，在第13个计数脉冲作用下个位计数器的状态应为Q03Q02Q01Q00?0001，十位计数器的Q10?0。第二次跳跃的十位清“0”和个位置“1”的输出端Q10、Q01、Q00来产生[9]。；二是计数器计到9，即个位计数器的状态为Q03Q02Q01Q00?1001后，在下一计数脉冲的作用下计数器进入暂态1010，利用暂态的两个1即Q03Q01使个位异步置0，同时向十位计数器进位使Q10?1。

表1 “12翻1”小时计时时序

CK 0 1 2 3 4 5 6 7 十位 Q10 个位 Q03 Q02 Q01 Q00 CK 8 9 10 11 12 13 十位 Q10 0 0 0 1 1 1 0 个位 Q03 Q02 Q01 Q00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 下面将对该电路中所用的主要集成元件的功能进行介绍。 ①D触发器74LS74

在电路中用到了D触发器74LS74。74LS74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发D触发器电路。74LS74这个集成块是一个双D触发器，其功能比较多，可用作寄存器，振荡器，分频计数器等。在该设计中74LS74做为数字钟的小时部分的十位，可以与计数器74LS191一块儿满足“12翻1”功能[10]，其引脚图如图8所示。

6

23 74LS741234567CLR1VCCD1CLR2CLK1D2PR1CLK2Q1PR2Q1'Q2GNDQ2'141312111098AR?OPAMP 图8 74LS74引脚图 2②计数器74LS191 74LS191 是一个单时钟 4 位同步加/减可逆计数器，是BCD码十六进制计数器。在该实验中，它可以做为小时部分的个位，其引脚图如图9。 74LS19112345678D1Q1Q0CT'D/U'Q2Q3GNDVCCD0CLKRCO'MAX/MINLD'D2D3161514131211109图9 74LS191引脚图 3.4 校时电路 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）。校时是数字钟应具备的基本功能。对于本设计，由于抖动等因素的影响，校时电路在试验箱上的效果不太明显。 对校时电路的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。对于一般电路而言，校时方式有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。图10为校“时”、校“分”电路[11]。其中S1为校“分”用的控制开关，S2为校“时”用的控制开关，它们的控制功能如表3 所示。校时脉冲采用分频器输出的1Hz 脉冲，当 S1 或S2 分别为“0”时可进行“快校时”。如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”。 7

至时个位计数器 & 至分个位计数器 & & 1 校时脉冲 3.3k? ＋5V & 分十位 进位脉冲 & 1 & 秒十位 进位脉冲 C2 0.01?F S2 3.3k? C1 0.01?F S1 图10 校时电路 需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1 或S2 为“0”或“1”时，可能会产生抖动，接电容C1 、C2 可以缓解抖动。必要时还应将其改为去抖动开关电路。

表2校时开关的功能

S2 1 1 0 3.5 译码与显示电路

S1 1 0 1 功能 计数 校分 校时 译码和数码显示电路是将数字钟和计时状态直观清晰的放映出来，被人们的视觉器官所接受，它的任务就是将计数器输出的8421BCD码译成数码器显示所需要的高低电平。本设计借助于数字试验箱，由于条件限制，故秒的个位和十位用发光二极管代替[12]。 3.6 定时控制电路

数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求[13]。

例：要求上午7时59分发出闹时信号，持续时间为1分钟。 设计的电路图如图11所示。

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分十位 分个位 时个位 M Z Q0 Q2 Q0 Q3 & & 1kHz 74LS20 74LS03 图11 定时控制电路

Q0 Q1 Q2 & ＋5V & RL 3.3k? & & 74LS00 1k? ＋5V 22? 3DG130 8? 音响电路 7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1?0111,分十位计数器的状态为(Q3Q2Q1Q0)M2?0101，分个位计数器的状态为(Q3Q2Q1Q0)M1?1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，就可以使音响电路正好在7点59分响，持续1分钟后停响。所以闹时控制信号Z的表达式为

Z?(Q2Q1Q0)H1?(Q2Q0)M2?(Q3Q0)M1?M

式中，M为上午的信号输出，要求M=1。

如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即

Z?(Q2Q1Q0)H1?M?(Q2Q0)M2?(Q3Q0)M1

由电路图可见，上午7点59分，音响电路的晶体管导通，则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因为输入端为“0”而截止，电路停闹[14]。 3.7 正点报时电路

仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响，通常按照4 低音1 高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。设四声低音（约500Hz）分别发生在59分51秒、53秒、55秒、57秒，最后一声高音（约1kHz）发生在59秒，它们的持续时间为1s。

由此可见，报时时分和秒计数器的状态不变的是59分，秒十位计数器的状态为:（QdQcQbQa）只有秒个位计数器Qds1的状态可用来控制1kHz和500Hzds2=0101亦不变，的音频[15]。

下表列出了秒计数器的状态：

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表3 秒个位计数器的时态

CP(秒) Q3s1 50 51 52 53 54 55 56 57 58 59 00 0 0 0 0 0 0 0 0 1 1 0 Q2s1 0 0 0 0 0 1 1 1 0 0 0 Q2s1 0 0 1 1 0 0 1 1 0 0 0 Q0s1 0 1 0 1 0 1 0 1 0 1 0 功能 鸣低音 停 鸣低音 停 鸣低音 停 鸣低音 停 鸣高音 停 由表可得：当 Q3s1=“0”时为500Hz输入音响；

当Q3s1=“1”时1kHz输入音响。

由此可设计如图12所示电路图。

只有当分十位的Q2M2Q0M2=11，分个位的Q3M1Q0M1=11，秒十位的Q2S2Q0S2=11，秒个位的Q0S1=1时音响电路才能工作。

图12 仿电台报时电路

分十位分个位Q0Q2Q0Q3&1&秒十位秒个位Q0Q2Q011kHz秒个位Q31&&&&1音响电路500Hz4 装调与测试

由图1所示的数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。特别是频率计的安装调试更为重要，因为它可以为下面的设计提供稳定的秒脉冲信号。级联时如果出现时序配合不同步，或尖峰脉

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冲干扰，可以增加多级逻辑门来延时。

如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与 0.01 μF 的小电容相并联。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。由于设计电路较为复杂，故首先要确定好各部分之间的连接关系，然后后画出满足设计要求的总体逻辑电路图，如附录所示。

5 结论与讨论

基于常用数字芯片的数字钟设计电路较为复杂，能够将数模电方面的知识较好的体现在实际应用中，能够体现出本科所学的知识水平。

本设计采用振荡、分频、计数、显示等几个简单的电路模块，采用一些常见的电子器件，实现了数字电子钟正常显示时、分、秒的功能。

本设计实现了数字钟的正常计时，以数字形式显示时、分、秒的时间，分和秒的计时为60进位，小时的计时为12进制。

设计时，不仅要掌握每个元器件在电路中的功能，而且还要深刻理解电路的每个部分要实现的功能及其原理，找出最优的设计方案。

在设计初期曾尝试制作电路板，但由于制作工艺等原因，最终选择使用数字实验箱来检验设计的正确性，实践证明，当初的选择是正确的。

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参考文献：

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附录

数字钟的主体电路

3 8 g a 3 8 3 8 3 8 3 8 3 8 g a 74LS48(5) A3 A2 A1 A0 BS202?6 g a g a g a g a A3A2A1A0 74LS48(6) 74LS48(4) 74LS48(3) 74LS48(2) 74LS48(1) A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 6 2 1 7 & 5 1Q 1Q 1 1RD 1CP 1D 3.3k? 2

3 & & 1 7 6 2 3 5 Q3 Q2 Q1 Q0 U/D 74LS191 D LD 3 D2 D1 D0 G 11 CP 9 10 1 15 4 14 1 9 11 12 9 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 74LS92(2) 74LS90(5) 74LS92(1) 74LS90(4) R0(1) CPB CPA R0(1) R9(1) CPB CPA R0(1) CPB CPA R0(1) R9(1) CPB CPA 9 1 14 ＋5V 74LS74 & & 1 & & & 1Hz 校时脉冲 2k? 10k? 7 5.1k? & 1 分十位 进位脉冲 秒十位 进位脉冲 0.01?F ＋5V 3.3k? 8 4 1kHz 500Hz S2 3.3k? ＋5V 10Hz Q0 Q3 74LS90(2) CPA CPB R0(1) R9(1) 0.01?F S1 1Hz 6 2 555 3 0.1?F 1 5 12 11 Q0 Q3 74LS90(1) CPA CPB R0(1) R9(1) 14 1 2 6 Q0 Q3 74LS90(3) CPA CPB R0(1) R9(1) 0.01?F

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附录

数字钟的主体电路

3 8 g a 3 8 3 8 3 8 3 8 3 8 g a 74LS48(5) A3 A2 A1 A0 BS202?6 g a g a g a g a A3A2A1A0 74LS48(6) 74LS48(4) 74LS48(3) 74LS48(2) 74LS48(1) A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 6 2 1 7 & 5 1Q 1Q 1 1RD 1CP 1D 3.3k? 2

3 & & 1 7 6 2 3 5 Q3 Q2 Q1 Q0 U/D 74LS191 D LD 3 D2 D1 D0 G 11 CP 9 10 1 15 4 14 1 9 11 12 9 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 74LS92(2) 74LS90(5) 74LS92(1) 74LS90(4) R0(1) CPB CPA R0(1) R9(1) CPB CPA R0(1) CPB CPA R0(1) R9(1) CPB CPA 9 1 14 ＋5V 74LS74 & & 1 & & & 1Hz 校时脉冲 2k? 10k? 7 5.1k? & 1 分十位 进位脉冲 秒十位 进位脉冲 0.01?F ＋5V 3.3k? 8 4 1kHz 500Hz S2 3.3k? ＋5V 10Hz Q0 Q3 74LS90(2) CPA CPB R0(1) R9(1) 0.01?F S1 1Hz 6 2 555 3 0.1?F 1 5 12 11 Q0 Q3 74LS90(1) CPA CPB R0(1) R9(1) 14 1 2 6 Q0 Q3 74LS90(3) CPA CPB R0(1) R9(1) 0.01?F

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