基于FPGA简易数控电源

数字电路课程设计报告

目录

一 课题要求

二 数控电源整体设计的原理框图

2.1 数控电源软件的整体设计 2.1.1分频器模块设计 2.1.2键盘输入模块设计

2.1.3可逆100进制计数器模块设计 2.1.4数据选择器模块设计 2.1.5位码选择器模块设计

2.1.5驱动共阴极数码管七段译码器模块设计 2.1.6二-十进制译码器模块设计 2.1.7层次化设计 2.1.8调试及结果 2.1.9收获与体会

三 参考文献 四 附录

4.1.1 按键电路 4.1.2 显示电路

4.1.3 DAC0832转换电路 4.1.4 放大电路 4.1.5 元件清单

数字电路课程设计报告

一 课题要求

本课题所介绍的数控稳压电源与传统稳压电源相比，具有操作方便，电压稳定度高，其输出电压大小采用了数字显示的特点。主要用到了一块核心芯片FPGA其型号为EP2C5T144C8.本课题具体要求如下： （一）技术要求：

1．熟练掌握QuartusⅡ6.0软件的使用方法，同时能够对仿真波形进行一定的分析；

2. 熟练掌握运用VHDL语言进行层次化设计； （二）功能要求

1．输出电压：范围0～＋9.9V，步进0.1V； 2．输出电压值由数码管进行动态显示；

3．由“＋”、“－”两键分别控制输出电压步进增减； 4．输出电压预置在6.6V；

在本次课程设计中，本人主要负责软件的设计及相关软硬件的调试。

数字电路课程设计报告

二 数控电源整体设计的原理框图

数显电路 +5V +12V -12V +5V FPGA (EP2C5T144C8) “+” “-” 按键 D/A 转换 调整 输出

图2-1

+5V、+12V及-12V由实验箱提供，+5V为FPGA工作电压，也是D/A芯片的工作电压,+12V及-12V为运放供电；通过“+”按键或“-”按键向FPGA输入信号，FPGA得到增计数脉冲信号或减计数脉冲信号，通过其内部相关电路从而计数，内部计数器的信号一路送给外部显示电路来显示当前的电压值，另一路送给D/A转换，D/A转换电路将数字量按比例，转换成模拟电压，再经过调整，从而输出稳定的直流电压。

数字电路课程设计报告

五十MHZ 100万分频器 2.1 数控电源软件的整体设计

键盘模块 2选1模块 7段译码器模块 200万分频器 100进制可逆计数器模块 位码选择模块 “+”计数脉冲输入 “-”计数脉冲输入 二-十进制译码器模块 D/A转换 位码控制端 段码控制端 图2-2

由于FPGA芯片自带50MHZ的有源晶振，其频率太高，必须经过合适的分频才能使用。经过100万分频器即得到50HZ的信号，再作为100进制可逆计数器模块和位码选择模块的工作时钟，同时作为键盘的输入信号；50MHZ经过200万分频器即得到25HZ的信号作为键盘模块的工作时钟；键盘模块对输入的计数脉冲信号进行消抖处理；100进制可逆计数器模块实现0—99或99—0的计数功能；2选1模块实现选择显示数据的整数和小数的功能；7段译码器模块实现把计数器的输出二进制转换为数码管显示的字符码；位码选择模块实现选择哪一个数码管显示的功能；二-十进制译码器模块实现将计数器的输出信号转换为D/A所需要的二进制数据。

2.1.1分频器模块设计

（1）100万分频器DVF的设计 源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS

PORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC); END;

ARCHITECTURE ONE OF DVF IS BEGIN

PROCESS(CLK)

VARIABLE CNT:INTEGER RANGE 0 TO 500000; VARIABLE X:STD_LOGIC;

数字电路课程设计报告

BEGIN

IF CLK'EVENT AND CLK='1' THEN IF CNT<500000 THEN CNT:=CNT+1; ELSE

CNT:=0; X:=NOT X; END IF; END IF; FOUT<=X; END PROCESS ; END ONE;

生成的电路模块如下

图2-3

仿真波形图如下：

图2-4（缩小波形图）

图2-5（放大波形图）

数字电路课程设计报告

仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=20ms, （即F1=50HZ）则次分频器设计符合要求。

（2）200万分频器DVF的设计 源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF1 IS

PORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC); END;

ARCHITECTURE ONE OF DVF1 IS BEGIN

PROCESS(CLK)

VARIABLE CNT:INTEGER RANGE 0 TO 1000000; VARIABLE X:STD_LOGIC; BEGIN

IF CLK'EVENT AND CLK='1' THEN IF CNT<1000000 THEN CNT:=CNT+1; ELSE

CNT:=0; X:=NOT X; END IF; END IF; FOUT<=X; END PROCESS ; END ONE;

生成的电路模块如下

图2-6

仿真波形图如下：

数字电路课程设计报告

图2-7（缩小波形图）

图2-8（放大波形图）

仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=40ms, （即F1=25HZ）则次分频器设计符合要求。

2.1.2键盘输入模块设计

源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY KEY IS

PORT( UP:IN STD_LOGIC; DOWN:IN STD_LOGIC; CLK:IN STD_LOGIC; CLK1:IN STD_LOGIC; UP0:OUT STD_LOGIC; DOWN0:OUT STD_LOGIC); END KEY;

ARCHITECTURE ONE OF KEY IS

SIGNAL UPT1,UPT2,UPT3,DOWNT1,DOWNT2,DOWNT3:STD_LOGIC; BEGIN

PROCESS(CLK1) BEGIN

if(CLK1'EVENT AND CLK1='1') THEN UPT1<=UP; UPT2<= UPT1; DOWNT1<=DOWN; DOWNT2<=DOWNT1; END IF;

数字电路课程设计报告

END PROCESS;

UPT3 <=NOT UPT2; DOWNT3 <=NOT DOWNT2; PROCESS(CLK) BEGIN

IF(CLK'EVENT AND CLK='1') THEN UP0 <=CLK1 AND UPT1 AND UPT3;

DOWN0 <=CLK1 AND DOWNT1 AND DOWNT3; END IF; END PROCESS; END ONE;

生成的电路模块如下：

图2-9

仿真波形如下：

图2-10

仿真结果分析：经过抖动处理，按键的输出脉冲均变为一个CLK1时钟周期的宽度，因开关及外界一系列因素引起的电平抖动的干扰脉冲信号全被滤掉。则此键盘模块符合设计要求。

2.1.3可逆100进制计数器模块设计

源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

数字电路课程设计报告

ENTITY CNT100 IS

PORT ( CLK:IN STD_LOGIC;

UP,DOWN:IN STD_LOGIC;

Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT100;

ARCHITECTURE ONE OF CNT100 IS

SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

PROCESS(CLK,UP,DOWN) BEGIN

IF(CLK'EVENT AND CLK='1') THEN IF(UP='0' AND DOWN='1') THEN

IF (COUT2=9 AND COUT1=9) THEN COUT2<=\ ELSE

IF (COUT1=9) THEN

COUT2<=COUT2+1; COUT1<=\ ELSE

COUT2<=COUT2; COUT1<=COUT1+1; END IF; END IF;

ELSIF(DOWN='0' AND UP='1') THEN IF (COUT2=0 AND COUT1=0) THEN COUT2<=\ ELSE

IF (COUT1=0) THEN

COUT2<=COUT2-1; COUT1<=\ ELSE

COUT2<=COUT2; COUT1<=COUT1-1; END IF; END IF;

ELSIF(DOWN='1' AND UP='1') THEN COUT1<=\ END IF; END IF; END PROCESS;

Q1<=COUT1;Q2<=COUT2; END ONE;

生成的电路模块如下：

数字电路课程设计报告

图2-11

仿真波形如下：

图2-12

图2-13

分析结果：由波形可知，当UP=0，DOWN=1时，每当CLK的上升沿来临时，则计数器加1，当计数到99时，就不会再增计数，将一直保持在99；当UP=1，DOWN=0时，每当CLK的上升沿来临时，则计数器数值减1，当计数到00时，就不会再减计数，将一直保持在00；而当UP=1，DOWN=1时，计数器被置在66，符合预置的电压值。综上所述，则此模块符合设计要求。

2.1.4数据选择器模块设计

源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX21 IS

数字电路课程设计报告

PORT(SEL:IN STD_LOGIC;

A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ;

ARCHITECTURE ONE OF MUX21 IS BEGIN

PROCESS(A,B,SEL) BEGIN

CASE SEL IS WHEN '0'=>Q<=A; WHEN '1'=>Q<=B;

WHEN OTHERS=>Q<=\END CASE; END PROCESS; END ONE;

生成的电路模块如下：

图2-14

仿真波形如下：

图2-15

分析结果：由波形可知，当SEL=1时，输出信号Q=B; 当SEL=0时，输出信号Q=A。显然此模块符合设计要求。

数字电路课程设计报告

2.1.5位码选择器模块设计

源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECODER1_2 is PORT ( A:IN STD_LOGIC;

CHOOSE_WEI_MA:OUT STD_LOGIC_VECTOR(1 downto 0)); END DECODER1_2;

ARCHITECTURE ONE OF DECODER1_2 IS BEGIN

PROCESS(A) BEGIN

CASE A IS

WHEN '0'=>CHOOSE_WEI_MA<=\ WHEN '1'=>CHOOSE_WEI_MA<=\ WHEN OTHERS=>CHOOSE_WEI_MA<=\ END CASE; END PROCESS; END ONE;

生成的电路模块如下：

图2-16

仿真波形如下：

图2-17

分析结果：由波形可知，当A=1时，输出信号CHOOSE_WEI_MA=10; 当A=0时，输出信号CHOOSE_WEI_MA=01;由此可知，每次只能选通一个数码管，通过改

数字电路课程设计报告

变选择信号A的频率，利用人眼的视觉暂留，即可达到显示要求。显然此模块符合设计要求。

2.1.5驱动共阴极数码管七段译码器模块设计

源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY SEGMENT7 is

PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATAOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END SEGMENT7 ;

ARCHITECTURE ONE OF SEGMENT7 IS BEGIN

WITH DATAIN SELECT

DATAOUT<=\ \ \ \ \ \ \ \ \ \ \END ONE;

生成的电路模块如下：

图2-18

仿真波形如下：

数字电路课程设计报告

图2-19

分析结果：DATAOUT(6)=a, DATAOUT(5)=b, DATAOUT(6)=c, DATAOUT(6)=d, DATAOUT(6)=e, DATAOUT(6)=f, DATAOUT(6)=g。当DATAIN=\时，DATAOUT=\，共阴数码管当位码选通时，段码为高电平即可点亮数码管。当DATAIN=\时，DATAOUT=\，此时只有g段不亮，显示0；当DATAIN=\时，DATAOUT =\，即a,b,c三段亮，显示字符7。其余分析类似。显然此模块设计符合要求。

2.1.6二-十进制译码器模块设计

源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY BCD2_10 IS

PORT(BCD1,BCD2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END BCD2_10;

ARCHITECTURE ONE OF BCD2_10 IS BEGIN

B_OUT<=BCD2*\END ONE;

生成的电路模块如下：

图2-20

数字电路课程设计报告

仿真波形如下：

图2-21

分析结果：将高四位BCD2 ? 10 +低四位BCD2即可得到结果B_OUT,由波形图即可验证，显然此模块符合设计要求。

2.1.7层次化设计

源程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DISPLAY IS

PORT(CP1,UP1,DOWN1:IN STD_LOGIC;

DATA_TO_DA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); DUAN_MA_CHOOSE:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); WEI_MA_CHOOSE:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END DISPLAY;

ARCHITECTURE ONE OF DISPLAY IS COMPONENT DVF

PORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC); END COMPONENT; COMPONENT BCD2_10

PORT(BCD1,BCD2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT;

COMPONENT SEGMENT7

PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

DATAOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT ; COMPONENT KEY

PORT( UP:IN STD_LOGIC;

数字电路课程设计报告

DOWN:IN STD_LOGIC;

CLK:IN STD_LOGIC; CLK1:IN STD_LOGIC; UP0:OUT STD_LOGIC; DOWN0:OUT STD_LOGIC); END COMPONENT; COMPONENT CNT100

PORT ( CLK:IN STD_LOGIC;

UP,DOWN:IN STD_LOGIC;

Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT;

COMPONENT DECODER1_2 PORT ( A:IN STD_LOGIC;

CHOOSE_WEI_MA:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END COMPONENT; COMPONENT MUX21

PORT(SEL:IN STD_LOGIC;

A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT; COMPONENT DVF1

PORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC); END COMPONENT;

SIGNAL CLK1,CLK2,CLK_KEY,DOWN11,UP11: STD_LOGIC; SIGNAL Q22,Q11:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL Q33:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

U1:DVF PORT MAP(CLK=>CP1,FOUT=>CLK2); U2:DVF1 PORT MAP(CLK=>CP1,FOUT=>CLK_KEY);

U3:CNT100 PORT MAP(CLK=>CLK2,UP=>UP11,DOWN=>DOWN11,Q2=>Q22,Q1=>Q11); U4:KEY PORT MAP (CLK=>CLK2,CLK1=>CLK_KEY,UP0=>UP11,DOWN0=>DOWN11, UP=>UP1,DOWN=>DOWN1);

U5:DECODER1_2 PORT MAP(A=>CLK2,CHOOSE_WEI_MA=>WEI_MA_CHOOSE); U6:BCD2_10 PORT MAP(BCD1=>Q11,BCD2=>Q22,B_OUT=> DATA_TO_DA); U7:MUX21 PORT MAP(A=>Q11,B=>Q22,Q=>Q33,SEL=>CLK2);

U8:SEGMENT7 PORT MAP(DATAIN=>Q33,DATAOUT=>DUAN_MA_CHOOSE); END ONE;

数字电路课程设计报告

生成的电路模块如下：

图2-22

仿真波形如下：

图2-23

分析结果：上述波形为部分仿真结果。可知位码输出信号在01和10两者间不断变化。而段码信号根据按键输入的信号及时钟信号而发生变化。由段码信号\则显示的是0的字符码值；而\则显示的是1的字符码值。因按键存在抖动，内部必须加上一定延迟才能接受到真正的按键信号，以防接受干扰信号而造成误操作。

2.1.8调试及结果

步骤一： 安装驱动。

插入USB下载线后，自动弹出窗口，手动设置，D:\\Altera\\quartus Ⅱ6.0\\driver\%usb—blaster。具体查找目录根据自己安装软件quartus Ⅱ6.0的所在的根目录。

步骤二： 锁引脚。

数字电路课程设计报告

Assignments---?Pins---?锁好如下图所示---?编译

图2-24

步骤三： IDE环境设置。

(1)Asignments---?Device---?EP2C5T144C8

---?DEVICE&Pin Options---?Configuration---?Use Configuration Device---?EPCS1---?编译 (2)Tools---?Programmer---?Hardware Setup---?Currently Selected Hardware---?Usb-Blaster---? Mode---?ASP---?选择DISPLAY.pof文件---?START

注：待程序下载完毕，先切断电源，再拔USB下载线，再给FPGA芯片及硬件上电后，程序才能生效。保证下载板在断电的情况下进行ASP接口的插拔。

在软硬件联调时，首先给硬件上电单独测试，检验数码管显示模块是否正常以及D/A转换部分是否正常工作。具体操作如下：

数码管显示模块----先给位码控制信号端口加高电平，在给段码控制信号端口加高低不同的电平，观察是否能在0---9范围内正常显示。

D/A转换部分----给DAC0832芯片的8个数字量输入端口加高低不同的电平，用万用表测量第一级放大器输出端的电压，观察其是否随输入信号的不同而不同，其变化应在0至-5V范围内。然后再测量第二级放大器输出端的电压，观察其是否在0至9.9范围内变化。若达不到9.9V,则调节滑动变阻器使其达到9.9V为止。

若硬件没问题，方可进行软硬件联调。采用搭积木的方法，具体操作如下： 首先根据自己锁的引脚图，将FPGA芯片和硬件电路用杜邦线接好。

其次，将计数器和显示模块做成一个顶层文件，将程序下载到FPGA芯片里，观察是否能够正常显示0—9.9，若正常则进行下面的操作。

接着，在上面的顶层文件里加入键盘模块，下载到FPGA芯片里，通过按按键开关，观察是否能够正常显示0—9.9，每按一次，步进是否为0.1。若正常则进行下面的操作。

数字电路课程设计报告

最后，把整个顶层文件的程序下载到FPGA芯片里，观察是否一上电即显示6.6，并测量第二级运放输出端口的电压是否也为6.6V;通过按按键开关，观察是否能够正常显示0—9.9，每按一次，步进是否为0.1，同时测量第二级运放输出端口的电压值和显示的电压数值是否一致。

最终调试结果：通过按钮开关,显示部分能够正常显示出0—9.9范围内任一数值，且步进为0.1。而输出的模拟电压值基本与所显示的电压值一致。

2.1.9收获与体会

本次课程设计，受益匪浅。比如学会了上电检测自己的硬件是否焊接正确，而不是用万用表来依次检测这个节点和那个节点是否连到一起。这种方法当然也可以，不过其效率低且准确性不是100%。此外，还学会了数码管动态显示技术，学会了调试系统的一种最基本且通用的方法-----搭积木法，而不是我们所想象的那样，将整个程序一一次性全下载到FPGA芯片里。此次设计中，没有太多的创新部分，就一点：将输出电压预置在6.6V。

当然，在整个系统的设计过程里，也遇到了一系列的问题。

比如，在硬件单独上电检测时，发现D/A转换部分的第一级运放输出在0至-5范围内正常，但第二级输出一直为-12V左右，约等于为运放供电的负电源电压。一开始用万用表按照原理图检测是否有导线接错，没发现。向同学请教，也不能解决。最终还是在黄老师的指导下，发现第二级运放的反馈方法接错，本应该负反馈，原理图上却画成了正反馈。此外，在软件调试过程中，发现计数器的步进为0.2。最终通过将输入键盘模块的消抖时钟CLK1的频率设为25HZ,而将计数器的时钟设为50HZ,才得以解决。遗憾的是：A/D闭环校准反馈部分未设计出来。

言而总之，总而言之,一方面我将加强理论方面知识的学习，这样有益于给实际中遇到的问题指明解决方向；另一方面将不断提高自己实践动手能力，将所学到的知识充分运用到其中。

三 参考文献

1 2 3 4 5

王振红，张常年。全国大学生电子设计竞赛。化学化工出版社。 潘松，黄继业。EDA技术与VHDL（第3版）。清华大学出版社。 姜雪松，吴钰淳，王鹰。VHDL设计实例与仿真。机械工业出版社。 黄智伟，王彦，陈琼。FPGA系统设计与实践。电子工业出版社。 数字电路课程设计指导书。江苏技术师范学院电气信息工程学院。

数字电路课程设计报告

四 附录

4.1.1按键电路

图4-1

因实验室提供的是常开按钮开关，而本系统中需要的是低电平有效，则通过上拉电阻的办法来解决。当J1和J2都未闭合时，R3和R4通过上拉电阻输出高电平；当J1和J2中有一个闭合时，对应的端口则输出低电平（注：R3和R4的另一端接到FPGA的I/O口,R3和R4为了保护FPGA的I/O口免受损害）。

4.1.2显示电路

图4-2

数字电路课程设计报告

为了硬件接线方便和节约资源和成本，本系统采用数码管动态显示技术。Q1和Q2（Q1和Q2为9013 NPN型三极管）的基极通过R9和R10接FPGA的I/O口位码控制端，R9、R10一方面起偏置作用，另一方面保护I/O口。R11—R17的另一端接到FPGA的I/O口段码控制端。R11—R17起保护I/O口的作用。R1—R8为限流电阻，保护数码管，延长其使用寿命。

数码管动态显示的原理：首先将要显示的七段LED数码管的位选信号置为1，不显示的置为0，则对应的三极管导通，数码管的共阴极接地。然后再给出要显示的数据的段码信号，即可显示出要显示的数据。因本系统显示范围为0—9.9，步进为0.1，则将整数显示的数码管的小数点H端通过限流电阻R8直接接到电源，只要一上电，小数点即被点亮，而小数显示的数码管的小数点H不需要显示，则将其悬空。虽然任何一个时间里，只显示一个数码管，但在实际中只要从第一个到第二个的扫描周期不超过20ms，因人眼视觉暂留的原因会同时看到这两个数码管要显示的数据。

4.1.3 DAC0832转换电路

图4-3

为了将模拟电流转换为模拟电压，需把两个输出端Iout1和Iout2分别接到运算放大器的两个输入端，经过一级运放得到单极性输出电压

DUo,Uo??Uref?8,其中D为数字量的二进制数。Uo的最大值为-5V,要使输出

2电压符合设计要求，则需对这一级输出电压进压进行反向放大两倍（注：R1—R8均为200ohm,起保护I/O口作用，它们的另一端均接到FPGA芯片的对应I/O口）。

数字电路课程设计报告

4.1.4放大电路

图4-4

R10?RV1'，RV1’为滑动R9变阻器实际接入电路中的阻值，R11为平衡电阻，实际电路中滑动变阻器用47K替代。

此放大电路采用反向输入比例放大器，Uo??Ui?

数字电路课程设计报告

4.1.5元件清单

基于FFPGA的简易数控电源的元件清单 元件名称 FPGA 数模转换 按钮开关 运放 排阻 碳膜电阻 碳膜电阻 碳膜电阻 滑动变阻器 三极管 数码管 插座 杜邦线 排针 参数 EP2C5T144C8 DAC0832 常开 LM358 102 8脚 1K 200ohm 10K 47K 9013 共阴 20脚 40脚一排 个数 1 1 2 1 1 3 20 3 1 2 2 2 50 2

本文来源：https://www.bwwdw.com/article/dwww.html