EDA课程设计--八位全加器 - 图文

太原科技大学：名字起个什么

电子技术课程设计

——八位串行全加器

学院 ： 专业班级： 姓名： 学号： 指导教师： 2009年12月

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目录

一．设计任务与要求…………………………………………1

二、总体框图…………………………………………………1

三、选择器件…………………………………………………2

四、功能模块…………………………………………………2

五．总体设计电路图…………………………………………6

六、心得体会………………………………………………9

八位全加器

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一、设计任务与要求

1：只用一个1位二进制全加期和一些辅助的时序电路，设计一个8位二进制全加器。 2：能在8~9个时钟脉冲后完成8位二进制数的加法运算，电路需考虑进位输入和进位输出。

3：有清零控制。

二、总体框图

半 加 器 一位全加 器 八位全加器

一位全加器可由两个 半加器和一个或门构成，利用以上获得的一位全加器，一个D触发器以及两个并串移位寄存器和一个串并移位寄存器构成一个八位全加器。

三、选择器件

1、配有 max+plus11软件的计算机一台。

2、选用FPGA芯片，如FLEX10K系列的EPF10KLC84-4。 3、FPGA适配器板：标准配置是EPF10K10接口板。

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4、下载接口是数字芯片的下载接口，主要用于FPGA芯片的数据下载。 5、发光二极管。 6、拨码开关。

四、功能模块

1、半加器

h_adderabcosoinst 模块说明：a，b分别为输入，co是进位，so是求和。

VHDL程序（半加器）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT ( a , b : IN STD_LOGIC ;

co, so : OUT STD_LOGIC );

END ENTITY h_adder;

ARCHITECTURE one OF h_adder IS BEGIN

so<=NOT(a XOR (NOT b)); co <= a AND b ;

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END ARCHITECTURE one;

2、并串移位寄存器 （1）模块

SHFRT1CLKLOADDIN[7..0]inst7QB

模块说明：clk为时钟，load为使能端，din为8位输入端，qb为输出端。

（2）VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SHFRT IS

PORT (CLK : IN STD_LOGIC;

DIN : OUT STD_LOGIC_VECTOR( 15 DOWNTO 8);

QB : IN STD_LOGIC );

END SHFRT;

ARCHITECTURE behav OF SHFRT IS

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BEGIN

PROCESS( CLK )

VARIABLE REG8 : STD_LOGIC_VECTOR(15 DOWNTO 8); BEGIN

IF CLK'EVENT AND CLK = '1'

THEN REG8(8) := QB;

REG8(15 DOWNTO 9) :=REG8 (14 DOWNTO 8);

END IF;

END PROCESS;

END behav; （3）仿真时序图

3、串并移位寄存器 （1）模块

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SHFRTCLKQBDIN[15..8]inst5 （2）VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SHFRT1 IS

PORT (CLK,LOAD : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR( 7 DOWNTO 0);

QB : OUT STD_LOGIC );

END SHFRT1;

ARCHITECTURE behav OF SHFRT1 IS

BEGIN

PROCESS( CLK, LOAD)

VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF CLK'EVENT AND CLK = '1' THEN

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IF LOAD='1' THEN REG8 :=DIN;

ELSE REG8(6 DOWNTO 0) :=REG8 (7 DOWNTO 1);

END IF;

END IF;

QB <=REG8(0);

END PROCESS;

END behav; （3）仿真时序图

4 、D触发器 （1）模块

inst4 D Q CLK DFF1 (2)VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

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ENTITY DFF1 IS

PORT ( CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q : OUT STD_LOGIC); END;

ARCHITECTURE bhv OF DFF1 IS

SIGNAL Q1 : STD_LOGIC;

BEGIN

PROCESS( CLK,D)

BEGIN

IF CLK='1'

THEN Q1<=D;

END IF;

END PROCESS;

Q<=Q1;

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END bhv; （3）仿真时序图

五、总体设计电路图

1、顶层电路原理图

2、仿真结果及其分析

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3、管脚分配图

4硬件测试

（1）连线：将红色的IO管脚与拨码开关相连，黑色管脚接发光二极管。 （2）结果分析：当输入不同的电平时，不能够产生进位的接和的发光二极管亮，接进位的二极管不亮，当产生进位时，接进位的发光二极管亮。

六、心得体会

课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.随着科学技术发展的日新日异，EDA技术已经成为当今计算机应用中空前活跃的领域， 在生活中可以说应用很广。因此作为二十一世纪的大学生来说掌握EDA的开发技术是十分重要的。

本次课程设计我要设计一个八位全加器,以对EDA技术有一个整体的概念,完成EDA技术这门课程的综合应用,达到学习本书的作用.作为一个电子类学生这

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是必需掌握的。使我们对数据综合、编译、适配和仿真有了非常透彻的认识。

对于我们这样的初设计者来说感到无从下手，所以我们在整个过程中采取由浅入深，由简单到复杂的放法，通过这次设计，使我们能清楚的了解设计程序和设计步骤、设计思路和硬件测试，最终能清晰的建立起整体概念，为独立完成EDA设计奠定了基础。

回顾起此次EDA课程设计，我收获颇多，的确，从选题到定稿，从理论到实践，可以学到很多很多的的东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正会务，从而提高自己的实际动手能力和独立思考的能力。

课程设计结束了，从中我们也学到了不少知识.虽然电子技术的课程设计与学习已经结束,可我们学习之路并没有结束,我们会继续努力学习其相关的知识,以适应社会的发展与需要.这样才能真正成为一名合格的大学生。

在此次的设计中，感谢老师对我们的帮助和指导。过程还不够完善，希望老师继续指导。

本文来源：https://www.bwwdw.com/article/dnq6.html