高速电路信号完整性分析与设计六

高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

第6章 高速电路信号完整性分析与设计-高速信号的开关噪

声分析

近年来，随着数字系统工作的时钟频率大大提高，数字IC 规模的扩大，PCB 板元件和布线密度的急剧增加，同步开关噪声对系统的影响也越来越明显，减小和抑制同步开关噪声方法的研究也成为高速电路设计中一个非常重要的方面。本章将从同步开关噪声的产生机理，现象以及减小措施等方面来进行分析和介绍。

6.1 同步开关噪声的概念

同步开关噪声（Simultaneous Switch Noise，简称SSN）：指当多个器件同时处于开关状6.1.1 SSN噪声及其影响 态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起的噪声，有时也被称为同步开关输出噪声（Simultaneous switching output noise，简称SSO），或者称为ΔI 噪声。

如果是由于封装电感而引起地平面波动，造成芯

片地和系统地不一致，这种现象我们称为地弹(Ground

Bounce )；如果是由于封装电感引起的芯片和系统的电

源差异，就称为电源弹跳(Power Bounce )。当电流变

化过快，从而在封装的电源和地引脚上产生较大的电

压变化的时候，就会对快速的总线系统构成严重的信

号完整性及电源完整性问题。 图6.1 非理想地平面 开关噪声给信号传输带来的影响更为显著，由于地引线和地平面存在寄生电感(见图

6.1)，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平。在驱动端（见图6.2），本来要发送的低电平会因此出现相应的噪声波形，而对于开关信号波形来说，会因为地弹噪声的影响导致信号的下降沿变缓；在接收端（见图6.3），信号的波形同样会受到地弹噪声的干扰，不过这时的干扰波形和地弹噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地弹噪声的影响造成数据意外翻转（图6.4）。如果耦合在一个选通或者时钟输入信号的噪声电压超过了阈值电压的时候，就会导致误触发的现象。SSN 还会导致信号失真，从而产生门延迟。

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图6.2 地弹噪声对驱动端信号的影响

图6.3 地弹噪声对接收端信号的影响 图6.4 触发器数据翻转

电源波动的另外一个影响就是会使信号的边沿出现时序的推移，出现台阶的现象，如图

6.5所示。这种效应是非常普遍的，尤其是针对CMOS的输出驱动，因为当CMOS上拉的时候，它会以很快的速率从电源汲取电流，如果器件和电源之间的路径上电感比较大，就会限制瞬间电流的流动，这样PMOS的漏极上所得到的电压就会变小，继而导致输出电压也就会降低，在波形上升沿上就会出现一个台阶。当NMOS将信号线拉向低电平的时候，将向地平面注入电流，则也会出现类似的效应。在实验室中观察到的这些波形的形状（图6.5）同时也是电源去耦电容不足的迹象。不过需要强调的是，这个波形是指接收端而不是驱动端的。

图6.5 电源波动导致的信号时序推移和台阶现象

同步开关噪声就是电源不稳定的重要表现形式之一，对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图6.6：

图6.6 理想电源和实际电源对比示意图

高性能电子与通信系统正向更高的时钟频率和更低的供电电压发展， SSN 将在这些复杂的系统中严重地影响信号完整性。SSN噪声的危害可以概括如下：

a. 影响同一集成电路内部其它电路的正常工作。如果SSN噪声电压足够大，将使门电路工作电源电压发生较大的偏移，从而使芯片工作异常，发生错误。

b. 影响其它集成电路的正常工作，一个芯片产生的SSN噪声将沿着电源分配系统传导，从而使其它芯片工作异常，发生错误。

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c. 使门电路的输出波形发生扭曲变形，从而延长电路的工作时间，严重时可以使整个电路的工作时序发生紊乱，导致工作错误。

SSN的强度取决于集成电路的I/O特性、PCB板电源层和地平面层的阻抗以及高速器件在PCB板上的布局和布线方式，主要表现为地/电源的“跳跃”，即地弹现象。交流状态下，这里的“地”既可以是地平面，也可以是电源面。地弹噪声考虑的仅仅是由于封装引脚中的寄生电感而引起的地电位的“跳跃”，而SSN不仅有封装电感，而且还包括了电源和地平面的电感，这是地弹噪声和SSN概念中的根本区别。地弹现象则是SSN的共同表现形式，包括地电位反弹，电源的反弹。下面着重讨论地弹噪声机理及其危害。

6.1.2 地弹效应

数字电路工作时，稳定的有效电压只有高低电平两种电压。当内部的门电路发生“0”和“1”和变换时，对应着集成电路输出的高低电平之间的变换。在变换的过程中，门电路中三极管将发生导通和截止的状态转换，这样就会有电流从电源流入门电路，或从门电路流入地，从而使电源线或地线上的电流产生不平衡，这个电流（也称为△I噪声电流）就是地弹效应的源。由于电源线和地线有一定的阻抗，其电流的变化将通过阻抗引起尖蜂电压，并引发电源电压的波动。由于集成电路内多个门电路公用一条电源线和地线而引起的其它门电路受到电源电压变化的影响，使这些门电路工作异常被称为芯片级地弹。在一块印刷电路板上，因为多个芯片共用一条电源线和地线，或多层电路板则采用整个金属薄面作为电源线和地线，一个芯片工作引发的△I噪声电流导致其他芯片工作异常，被称为板级地弹效应。

地弹效应可以用图6.7所示的由4个门电路组成的数字电路来说明。在门1翻转前，它输出高电平，而且门和门之间的驱动线对地，电容Cs被充电，其值等于电源电压。当门1电路由高电平向低电平翻转时，将有△I1=Ip，由门电路注入地线，C的放电电流△I2=IL也将注入地线。假设两者的电流和为di，变化时间是dt，由于地线电感L的作用，在门1和门2的接地端产生尖峰电压，引起电源的波动。电源电压的波动可按式（6.1）计算：

V=L(di/dt) （6.1）

图6.7 当门电路输出由高电平1到低电平0时产生的△I噪声

如果门2输出低电平，该尖脉冲耦合到门4的输入端，造成门4状态的变化。最后di/dt

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是累加的且随着同步开关输出的增加而增大。因此，若想减小△I噪声电压的幅度，需要减小电感L和同步开关的输出。

最典型的地弹危害就是如图6.8所示的双时钟现象。图中CLOCK为器件输入时钟，VGND为器件接地管脚电压，VT为器件阀值电压，则V0=CLOCK-VGND才是对该器件真正起作用的电压值。在时刻TD，由于地弹的原因，V0 <VT，所以该器件认为一个新的时钟来到，从而形成双时钟现象。双时钟可能会导致寄存器错误数据的打入，导致逻辑状态的错误判断。

图6.8 地弹引起的双时钟

当地弹的幅度变得太大时将会带来许多问题。因为对于驱动芯片和接收芯片来说参考地电平是不同的，所以信号可能会被误判。这种差异能够引起逻辑0被判为逻辑1。

图6.9是通过示波器观测的地弹的波形图，显示了芯片地和一个同步开关输出的地弹的影响。上面的波形是一个I/O开关管脚，下面的波形是一个静态管脚或者说是驱动低电平输出的I/O管脚。和芯片地（静态管脚）弹动一样，当输出从1变到0时地弹很明显。同样，当输出开关从0变到1时，由于芯片中小的电流也会产生轻微的弹动(这时主要表现为电源反弹，在高电平输出时会较为明显)，这时开关噪声太小以至于可以忽略。

注：测量芯片地用来检测一个驱动低电平输出I/O时，通常被当作静态管脚。因为地引脚是直接连向板级地，检测地引脚显示的是板级地，而不是内部芯片地。

图6.9 地弹噪声

随着集成电路的运行速度日益提高，集成电路芯片和数字印刷电路板的密度越来越大，SSN噪声的影响日趋明显，因此必须高度重视SSN噪声的影响，并设法对它进行抑制。 4

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6.2 同步开关噪声分析

与热噪声不同，同步开关噪声不是一种随机噪声，它是可确定并能被建模和仿真的。系统仿真的一个主要目的就是表征同步开关噪声以掌握它对噪声容限和系统时序的影响。

6.2.1 同步开关噪声的理论分析

同步开关噪声主要由连接IC芯片和外部引脚之间不可避免的寄生电感引起，这些寄生电感是由封装焊接线、引脚以及二者之间的电感组成。因此我们用图6.11的简化模型来分析CMOS电路的同步开关噪声，VDD为外部电源，VDDINT为片内芯片电源。GND为外部地线，GNDINT为片内地线。LVDD和LVSS分别为电源线和地线上的电感，CL为负载电容。

当输入端从低电平转换到高电平时，P管由饱和区经线性区进

入截止区，而N管则由截止区经线性区进入饱和区。在此过程中两

个管子同时导通，这时会产生很大的尖峰电流，从而产生同步开关

噪声。电感LVDD和晶体管的等效电容组成LC振荡，在VDDINT引起

小的电压摆幅，而负载电容CL要对N管放电，LVSS上不仅有直通电

流还有放电电流，所以LVSS上的电流变化要比LVDD上的大得多，LVSS

上的电压降将很大，在这个转换过程中噪声主要由电感LVSS引起，

属于地弹噪声。

结合前面的同步开关噪声模型（见图6.10）构建缓冲器（封装）

的简化模型如图6.11所示。

图6.10

同步开关噪声

图6.11 缓冲器-封装的简化模型

对于推拉式CMOS晶体管可以采用线性近似法，开关噪声可以被估算：

di n Lt （6.2） dt

Ipt n Ip L Lt ＝ at （6.3） at peff r r

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Lt是总的电源引脚的等效电感，Leff是连向电源端的一个引脚的等效电感，Ipt是总的峰值驱动电流，n是同时开关的驱动器的数目；p是电源引脚的数目，tr是电压脉冲的上升时间，a（0<a<1，在下图4与5中选择a=0.5）是到达最大驱动电流Ip的tr的比例序数。

利用集总元件模型，驱动电流为：

Ip=（Co+ C + Ci）

CLdV （6.4） dtVpptr （6.5）

Co是驱动的输出电容，C是信号线的等效电容；Ci是接收端的输入电容；CL=（Co+C+Ci）是驱动总的负载电容；Vpp是峰峰值。代入得：

n nLeffCLVpp

pat2r （6.6）

实际上，上面方程给出的SSN过大，因为SSN是负反馈，会减小驱动峰值电流和开关率。SSN与CMOS驱动同步开关数目并不是正比的线性关系。考虑负反馈，峰值驱动电流变为：

Ip＝K VK n 2 （6.7） 2

pVK=VDD-Vin-tp；Vin是输入电压；Vtp是p沟道MOS管的阈值电压；K=μ

是p沟道驱动晶体管的跨导参数；μ

L是沟道的长度。SSN变为：

n Vk pCox(W/L)是空穴迁移率；Cox是MOS电容；W是沟道的宽度；LefnKatrpf[1 2Vk] （6.8） LeffnKpart

式6.7和6.8中k是材料和几何参数，但是能被表示为可测量的电特性参数，假设没有噪声反馈 (Vn=0) 时, 式6.7变为；

Ip=

可得:

K =μpCox(W/L) K2Vk （6.9） 22VPPCL （6.10） trVk2

故影响同步开关噪声的因素有驱动器的开关时间tr，驱动器管的跨导参数K，等效电感Leff，不同的驱动数目和电源引线数目的比率n/p等等。

假定CMOS的峰值电压Vpp＝VDD=5V, CL=10Pf，Leff＝2nH，用模型进行SPICE仿真的结果如图6.12所示，和式6.6、6.8很一致。

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图6.12很好的反映了SSN与上升时间tr以及不同的驱动数目和电源引线数目的比率n/p的关系。可见当上升时间 tr 大于5ns时SSN可以忽略，但是当上升时间小于1ns时必须要考虑。

图6.12 对于不同上升时间信号和不同的驱动数目和电源bond wire的数目的比率情况下的SSN

(ⅰ)n/p=10，(ⅱ)n/p=5，(ⅲ)n/p=2，(ⅳ)n/p=1，(ⅴ)n/p=1/2

由上述分析虽然可以得出通过延长开关上升时间tr或者降低W／L都能够降低同步开关噪声的结论。但是必须注意，延长tr或者降低W／L也会引起电路的速度变慢，所以上述的变化应在确保电路速度要求的前提下，尽可能地延长开关上升时间tr或降低宽长比W／L。

另外，虽然降低管子沟道宽长比（W/L）具有降低开关噪声的效果，但由于降低了宽长比直接降低了电流，从而降低了其后续电路的驱动能力，所以采用的较少。对原先6.11的模型，取两种宽长比进行仿真比较，结果如图6.13所示：

图6.13 不同的宽长比降噪对比

另外由上述推到可得宽长比越大，噪声将越大，但这只是数学上的推导。当噪声到达(Vin-VT)时，N管将截止，所以噪声不会无限增大，而会出现饱和。同时，增大n和L也有同样的饱和效果。宽长比与最大噪声的关系由下图6.14表示：

图6.14 Vnmax与W/L的关系

此外，同步切换噪声是由寄生电感上的电流变化量引起的，我们可尽量降低电源分布系统上的寄生电感和降低电流的变化量来减少同步切换噪声。

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6.2.2 同步开关噪声电路分析

根据上一小节的分析，在考虑电流回路上的寄生电感的情况下，构建高速电路多个驱动器供电的模型如图6.15所示。模型中包含了同步开关噪声分析中需要的所有组件。Driver1、Driver2和Driver3为芯片外部驱动器，Driver 4为芯片内部驱动器，它通过封装和系统连接起来。这个封装模型包括自电感，而互电感没有在图中标出，由于电阻对开关噪声的影响很小，忽略其影响，片外驱动器的负载用电容表示（Lp和Lg为封装中电源和地的寄生电感，Ls为系统电源的电感）。

图6.15 SSN分析电路模型

在结合电路模型时，需要考虑两种情况：对于片内驱动器开关，Driver4将信号传输到驱动器Driver1；对于片外驱动器开关，Driver1、Driver2和Driver3将信号传输到系统的接收器(这里由电容表示)。所以SSN也分为两种情况：片内驱动器开关引起的片内开关噪声（On-chip SSN）和片外驱动器开关引起的片外开关噪声（Off-chip SSN）。

两种情况下封装电感的影响是不一样。可以看到当内部Driver4开关，Driverl作为接收端时，其回流途径只经过电源和地，和器件封装中信号管脚的寄生电感L1无关；而当Driver1（或Driver2，Driver3）作为开关输出时，这时的电流将流经信号线和地，但不经过芯片的电源管脚（信号跳变为1到0），与器件封装中电源的寄生电感Lp无关。

1. 芯片内部开关噪声（On-chip SSN）

片外驱动器开关状态下，Driver4对Driver1的输入电容进行充放电。由高电平到低电平转换时的电流路径如图6.16所示，这时Driver4对Driver1下方的电容进行放电，同时对上方的电容充电，前者由于电流只在芯片内部流动，所以不会产生互连噪声；但是后者的电流流经封装和电源供电电感并感应出电压Ldt。电平由低到高变换时，上面的电容被放电，而下面的电容被充电，电流路径不变。

充放电电流同时流过封装的电源和地引脚电感，但是不经过信号线电感。因为电流流过Lp和Lg时方向是相反的，互感减小了回路的总电感，所以总电感为：

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L=Lp+Lg-2Mpg （6.11）

Mpg指Lp和Lg之间的耦合电感，在图中未标出。因为封装和电源引线上感应电压的存在，片内电压将变为：

Vchip= Vs Ldidi Ls （6.12）

dtdt

图6.16 片内驱动器1到0开关状态时的电流路径

因此，在开关的瞬间，加在芯片上的电源电压会下降，随后便围绕Vs呈现衰减振荡。以上分析的是一个内部驱动器开关的情况，如果多个驱动器同时开关，将会产生更大的电源压降。我们把这个电压的下降称为供电下降(supply droop)或者轨道塌陷(rail collapse)，这将降低器件的驱动能力和最大时钟速率。

可以采用很多措施将轨道塌陷限制到最小。最基本的方法就是通过减小电感或者电流变化速率来减小感应噪声，通常可以采取的措施有：

1）降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt。不过这种方式不现实，因为电路设计的方向就是更快，更密。

2）降低系统供给电源的电感。使用单独的电源层，并让电源层和地平面尽量接近。

3）降低芯片封装中的电源和地管脚的电感。比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。

4）增加封装中电源和地路径的互感。电源和地引脚应该成对分布并尽可能地靠近布置，相互靠近的电源和地平面也可以产生大的互感。

5）对电源供电电感进行旁路。在电路中加入旁路电容可以给高频的交流信号提供低阻抗的通路，而变化较慢的信号仍然走系统电源回路，因此产生的噪声电压也就较小。带旁路电容情况下片内驱动器发生高电平到低电平转换时的电流路径示于(图6.17)。片外驱动器的负载电容虽然也提供了一些旁路，但是由于容值较小，所以旁路作用并不大。

6）可以考虑在芯片封装内部使用旁路电容。旁路电容也可以被放置在片上，这样高频电流的回路电感会非常小，能在很大程度上减小芯片内部的同步开关噪声。

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7）更高要求的情况下可以将芯片不经过封装而直接装配到系统主板上，这称为DCA 技术(Direct Chip Attach)，从而完全剔除封装电感。这个方法可以使系统达到非常高的性能，但却会导致另一些问题，比如测试、集成和可靠性等，目前的技术水平还难以做到。

低成本的系统可使用QFP封装和在主板上布置表贴旁路电容；而高性能、高成本系统可采用BGA封装和完整的电源和地平面来最小化电感，并在主板和封装上同时使用旁路电容。

图6.17 带旁路电容的片内驱动器1到0开关状态时的电流路径

2. 芯片外部开关噪声（Off-chip SSN）

片外驱动器开关(高电平到低电平)时的电流流动路径如图6.18所示，电流从地线流出，从信号线流回，不经过电源线；反之，如果是低电平到高电平的转换，电流将从信号线流出，从电源线流回，不经过地线。可见它和片内驱动器开关时的电流路径是不同的，主要区别在于片外驱动器开关时电流会流过信号线电感，而且对于不同开关状态其电流回路也不同，1到0跳变时，回流不经过封装的电源管脚，0到1跳变时，回流不经过封装的地管脚，所以两种情况要区别对待。

当1到0开关状态时，可计算地线电感产生的电压为（不考虑系统电源电感）：

Vgb=(L1+Lg-2M1g)di （6.13）

dt

图6.18 片外驱动器1到0开关状态时的电流路径

这个电压相对片外系统地来说为正值，所以这时芯片内部的地和系统地并不是保持同样的零电位，而是存在Vgb的电压波动，即地弹（Ground bounce）。同样对于0到1开关状态， 10

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由于电源电感上感应电压的影响，会给电源造成一定的压降，片内电源参考电位将低于系统的电源参考电位，即电源反弹。

由式(6.13)可以看出，地弹噪声只根源于封装寄生电感，和系统的电源及地电感无关，这就是地弹噪声并不能代表同步开关噪声的原因。

图6.19带旁路电容的片外驱动器1到0开关状态时的电流路径

地弹噪声影响片内的电源完整性，由于片内的供电电压为Vs-Vgb，所以地弹噪声直接导致轨道塌陷噪声，可以采取以下措施来减小:

1） 降低驱动器的边沿速率。满足时序要求的最慢边沿速率将产生最小的噪声。但同时，较慢的边沿速率对内核噪声更加敏感。试验表明，内核噪声在信号上升或者下降时会耦合到预驱动电路，从而引起信号的抖动。信号转换越慢，噪声也就越容易耦合到信号边沿。

2） 降低封装回路电感，即减小自感或者增大互感。

3） 在封装内部使用旁路电容，让电源和地共同分担电流回路，减小电压波动，如图6.19所示。注意，使用系统旁路电容是无法减小由片外信号传输引起的地弹噪声的。

电源弹跳同样也导致轨道塌陷，可以使用相同的分析方法和抑制措施。

图6.20 片外驱动器1到0开关状态时的地弹和静态线噪声

地弹也影响片外的信号完整性，如图6.20所示，Driver2和Driver3保持低电平，即把片内的地电位传输到参考电位为系统地电位的片外接收器。由于地弹的影响，接收器接收到的

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信号电平为Vgb而不是零，这个不希望有的噪声称为静态线噪声。如果静态线噪声足够大的话，接收器可能会将接收到的信号认为是1而不是0，因此导致错误的信号接收。

静态线噪声随着地弹的减小而减小。此外，因为静态线噪声是经过负载电容滤波之后的地弹，所以，大电容负载会感受到更小的静态线噪声，高速系统需要使用较小的电容，所以它对静态线噪声更加敏感。

和地弹引起低电平信号的静态线噪声一样，电源弹跳会导致高电平信号的静态线噪声，根据信号质量要求，仿真和测量应该同时考虑到这两种情况。

综上所述，真正影响系统性能的两个因数是轨道塌陷和静态线噪声，噪声水平都取决于环路电感的大小，测量和仿真都要针对这两者进行。

6.3 降低开关噪声的电路设计

并没有很多方法可以快速地对它的值进行评估。只有对封装和电源分配系统进行仔细的检查和详细的仿真才能得出一个较为合理结果。因为影响SSN 的因素实在是太多了，所以不可能要求得到一个精确的答案，而且要评估的几何体都是自然的三维结构，很大程度上还取决于单个芯片的封装（或者连接器）和管脚分布。由于这个问题的困难度，所以建议对SSN 的估算最好是通过仿真和测量的双重途径。而对于这种噪声源的控制，也只能遵循一些通用的规则。根据同步开关噪声的产生原因，我们可以从去耦电容的放置，驱动级，以及芯片封装等主要几个方面讨论如何在设计中减小SSN，并分别对其进行仿真比较。

6.3.1 去耦电容的使用

在实际设计中，经常加去耦电容于PCB 和MCM 系统抑制同步开关噪声。理论上若去耦电容足够大并靠近有源电路，则可消除SSN噪声，如图6.21所示。但电容本身和通孔、电源板都有寄生电感，如果所有的电感之和远大于实际电源总线的电感，则不管去耦电容多大，也没有去耦效果. 如两电感值相等，则即使加更大的电容，去耦效率也仅为一半或更低。

图6.21 不同去耦电容下的同步开关噪声

因此，为了有效地抑制同步开关噪声， 倾向使用自激频率比较高、高Q 值的中等电容(约1～10nF)分布于整个模块(因为大表面封装电容(如≥100nF)通常寄生电感大)。

1. 去耦电容的具体应用

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在电路设计中可通过在芯片内部加去耦电容（即在GNDINT与VDDINT之间加去耦电容）的办法减小SSN的作用，如图6.22所示：

图6.22去耦电容降噪声电路

利用软件对SSN进行具体分析时，可以构建图6.11所示电路模型结构进行Spice仿真。驱动端的输出缓冲器的详细模型可以如图6.23所示：

图6.23 输出缓冲器建模

在对6.2.2节图6.15中的模型进行了具体仿真分析，将三条信号线其中一条为开关状态(高电平为3.3V，低电平0V)，另外两条分别保持高电平和低电平，负载用25pF的电容模拟。

图6.24为仿真的结果，其中横坐标表示时间（单位；ns），纵坐标表示电压（单位：V）： (a)为有状态切换的信号线负载端电压波形；

(b)为片内驱动器获得的供电电压波形；

(c)为保持低电平的驱动器负载端电压波形；

(d)为保持高电平的驱动器负载端电压波形。

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图6.24 SSN的仿真结果

各图中从上到下依次对应没有去耦电容、有0.11μF片外去耦电容、有l0pF片上去耦电容以及片上去耦电容和片外去耦电容同时存在时的情况。

从图(a)可以看出，没有去耦电容时，电压波形存在过冲和轻微的振铃，加入片外去耦电容后波形变得十分理想，说明这些效应都是由电源供电电感造成的。片上去耦电容的使用抑制了过冲，但是却出现了高频振荡，这是片上去耦电容和封装电感相互作用的结果，而同时使用片外和片上去耦电容可以获得非常干净的波形。

图(b)说明没有去耦电容时片内驱动器获得的电压围绕3.3V有较大的波动，使用片外去耦电容减小了这个波动，但没有完全消除，因为封装电感也引入噪声，而片上去耦电容的使用几乎完全消灭了轨道塌陷噪声，这时再增加片外去耦电容己经看不到明显的效果。值得一提的是片外去藕电容的容量为片上去耦电容的一千倍，但是在这里使用的效果却不如后者。

从图(c)可以发现，没有使用去耦电容时，保持低电平的驱动器负载端电压波动约为±0.1V，这个电压虽然不足以导致接收器的误触发，但是这只是单个驱动器开关的情况，如果成百上千个驱动器同时开关，电压波动将导致接收器对信号的错误接收；单独使用片外或片上去耦电容都可以少量减小这个影响，但在这两者同时使用时才能获得最好抑制效果。

图(d)和上述情况相似，没有去耦电容时，保持高电平的驱动器负载端电压波动约为±0.3V，片外和片上去耦电容都能起到一定作用，而同时使用这两者时得到的波形最为理想。

通过上述比较就可以看出使用去耦电容在减小SSN方面的作用，而且这也是很容易实现的，实际的数字系统设计中其应用也很普遍的。需要注意的是芯片内去耦电容不能够减小MCM或PCB上电源网络的开关噪声，因为MCM或PCB上的回路电流不通过芯片内去耦电容。

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

2. 旁路电容的放置

在高速PCB设计中，在电源管脚附近放置滤波电容就是为了消除电源扰动以及地弹噪声。设计者应该尽可能的选择寄生电感小的旁路电容并合理的将其放置在PCB中。下面简要讨论一下器件电源管脚旁路电容的放置。下图分析了电容的四种放置方式：

图6.25 最优旁路电容的放置

图6.26 电源滤波电容的放置位置

如图6.25及图6.26(a)所示，为旁路电容的一种放置方式。将芯片的地管脚直接通过一个低阻抗的过孔D(一般过孔的寄生电感约为1～2nH)连接到地平面上，这样芯片地管脚上的地弹噪声将通过过孔流入到地平面上，抑制了地弹噪声对芯片的影响。芯片的电源管脚通过一小段传输线（通常约为50～80mil长，寄生电感约为1～1.6nH）连接到电容的电源盘垫上，电容的电源盘垫和地盘垫直接通过过孔连接到电源平面和地平面上，这样电源管脚到地平面之间也将有一条低阻抗的通路，有效的克服了电源管脚上的电源噪声对芯片的影响。同时旁路电容附近的电源层上的噪声也将通过过孔B、旁路电容、过孔C这样一条低阻抗通道流入到地平面上，这样的放置方式有效的抑制了噪声对芯片以及电源和其他系统的影响。

如图6.26(b)所示，将过孔B放在电容电源管脚和芯片电源管脚之间，这样将增加通路A的环路电感，当电容和芯片不是位于同一层时，一般采用这种方式。

如图6.26(c)所示，将电容电源管脚处的电源过孔B改打到接近芯片电源管脚A处，这种放置方式类似于上述第二种放置方式，将导致环路电感的增加，此方式应避免。

如图6.26(d)所示去掉电容电源管脚和芯片电源管脚之间的传输线，而将芯片电源电容电源管脚和芯片电源管脚之间通过大的电源平面连接到一起，这样通路A 包括：两个过孔、一个电源平面、一个电容，也同样增加了环路的电感，而且噪声将对电源平面带来不可预知的影响，另外还增加了过孔的数量，减少了板子上的布线面积。此方式也应尽量避免。

6.3.2 驱动电路的设计

1. 驱动电路的设计方案一

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

从驱动的角度考虑，我们设计了一个具体的降噪电路，如图6.27所示，这个电路在原来模型电路的基础上多加一级驱动，它可以有效地延长电压的上升和下降时间。左边的逻辑电路有两个作用，既可以作为后一级驱动器的驱动源，保证电路的功能，又可以在不影响电路功能速度的前提下，调整前级驱动的器件尺寸，使到达P管和N管的开关时间尽可能的长，减少电流的变化量，降低同步开关噪声。但该电路增加了一些器件，相应地会加大芯片面积。

图6.27 可降低电流变化率的改进电路

对所设计的降噪电路和模型电路进行HSPICE仿真，仿真结果如图6.28所示，仿真结果表明普通模型电路产生的噪声电压最大值为2.28V，而改进电路的最大噪声电压仅为0.416V，很明显采用二级驱动的电路有良好的降噪效果。

图6.28 降噪效果对比

2. 驱动电路的设计方案二

由6.2.1节分析可知，不论是地弹噪声还是电源噪声，都是由直通电流和充/放电电流产生。可采取先去除直通电流再降低输出级的电压变化率的方法减小同步开关噪声，并通过时序控制逻辑电路和可控电压变化率电路来实现。具体实现电路如下：

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

图6.29 设计原理框图

图6.29是设计原理框图。其中，VIN是信号输入端，EN0是时序控制逻辑电路的使能端，CONP和CONN是时序控制逻辑电路输出，EN1是可控电压变化率电路的使能端，VINP和VINN 为可控电压变化率电路的输出，VOUT是信号输出端。

下面从时序控制逻辑电路和可控电压变化率电路两方面来讨论在信号的输入前端加入附加电路的角度来减小SSN。

（1） 时序控制逻辑电路

去除直通电流。方法是将输出级的NMOS 和PMOS 两个管子的栅级不连在一起，并确保NMOS和PMOS 的各自开关时间不一致，使它们不同时导通。图6.30虚线框内是一个具体的时序控制逻辑电路。

图6.30 时序控制逻辑电路

假设此电路的初始状态是输入端VIN为高电平，使能端EN0是高电平。当输入端VIN从高电平转换到低电平时，与非门NAND1 将改变状态，如图6.31所示，CONP端也将从低电平转换到高电平。所以直到CONP端的电压升到很高时，反馈反相器INV1才会翻转成低电平。这样就增加了CONP端转换和CONN 端转换之间的延时DELAY1。延时DELAY1 的作用是为了在MN管导通之前先使MP管截止。

同理，若电路初始状态是输入端VIN为低电平，使能端EN0为高电平。当输入端VIN从低电平转换到高电平时，或非门NOR1将改变状态，如图6.31所示，CONN端也将从高电平转换到低电平。所以直到CONN端的电压降到很低时，反馈反相器INV2才会翻转成高电平。这样就增加了CONN端转换和CONP端转换之间的延时DELAY2。延时DELAY2的作用是为了在MP管导通之前先使MN管截止。

在上述两个过程中， MN管和MP管不能同时导通，达到了去除直通电流目的。

注：设计反馈反相器INV1时，使它的阈值电压远远大于电源电压的一半（Vm>>VDD/2） 设计反馈反相器INV2时，使它的阈值电压远远小于电源电压的一半（Vm<<VDD/2）

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高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

（从上至下依次为） Vin Vconn Vconp Imn

Imp

图6.31 时序控制电路的波形图

（2）可控电压变化率电路

为了降低充/放电电流引起的噪声，必须要减小充/放电电流的变化率(di/dt)。一般说来，降低输出级的电压变化率(dv/dt)可以减少充/放电电流的变化率。对于输出级的电压变化率，可以通过控制前级驱动的驱动电流的大小来控制它。图6.32中大虚线框内是一个具体的可控电压变化率电路；其中，小虚线框内的PART1是用来控制充电电流，而小虚线框内的PART2则用来控制放电电流。

图6.32 可控电压变化率电路

在图6.32中，CONN端和CONP端是由时序控制逻辑电路产生的，它们有不同的时序，以此来控制MP管和MN管不同时导通，避免了直通电流的产生。

在PART1 中，可以选择M5、M7、M8 提供不同大小的驱动电流来驱动MN管，使得驱动MN 管的电压变化率不同，也就引起了不同大小的噪声电压。假设CONN端为高电平，当EN1为低电平，则M8导通，这时有较大的电流来驱动MN管，驱动MN 管的电压变化率大，VOUT 端以较快的速度降到低电平，这就产生了较大的噪声电压；在保证电路速度的 18

高速电路设计是一项非常复杂的过程,随着系统设计的复杂性和集成度的大规模提高,高速电路产生的传输线效应和信号完整性问题经常会使传统方法设计的数字电路无法工作。网络通信与电子技术的飞速发展使得高速电路设计技术已经成为电子系统设计工程师必备的手段。近些年国内外的大量的研究成果,构成了高速电路设计的一个新型学科

前提下，让EN1为高电平，则M8 截止，M7 和M8 支路没有电流，这时只会有较小的电流来驱动MN管，驱动MN管的电压变化率小，VOUT端以较慢的速度降到低电平，这就产生了较小的噪声电压。

图6.33 噪声电压波形图

同理，在PART2中，可以通过使能端EN1 控制M3 和M4 来调节驱动MP管的电流，使之驱动MP管的电压变化率不同，达到了降低噪声电压的目的。

图6.33所示为使能端EN1为高电平和低电平时，噪声电压的比较。其中，V(ngnd)是地噪声；V(nvdd)是电源噪声。

在实际应用中，设计者应该权衡考虑驱动速度和噪声。在保证电路性能的前提下，尽可能地降低输出级的电压变化率，从而减小噪声电压。

6.3.3 芯片封装

在高速数字系统中，芯片采用不同的封装对同步开关噪声有很大的影响。在下面我们将讨论封装对数字系统究竟有多大影响，从而采取措施来控制SSN。

1. 封装形式的简单介绍

所谓封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过 PCB 上的导线与其他器件相连接。

传统模式，电子系统是通过将芯片在印刷电路板进行连接而装配的。图6.34 a和b显示的是传统的插装和表面安装PCB装配工艺。例如BGA，Flex-TAB，CSP封装工艺现在也已经被发展；分别如图6.34 c和d所示。高速和高性能系统也能应用MCM技术，TAB 或flip-chip如图6.34 e所示。

a 插入 b 表面安装

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本文来源：https://www.bwwdw.com/article/dl9h.html