南理工EDA2多功能数字钟设计实验报告（蒋立平） - 优秀(DOC)

EDAⅡ实验报告—多功能数字钟设计

EDAⅡ实验报告

--多功能数字钟

学院专业: 学生学号: 指导老师: 交稿时间:

蒋立平 2012年3月25日

EDAⅡ实验报告—多功能数字钟设计

摘要

本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。

关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，

闹钟，秒表

ABSTRACT

This experiment is to design a multifunctional digital clock with quartusⅡ.The multifunctional digital clock has varities of the functions like 24-hour timer,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as week，keeping，clearing zero，adjusting week，60 seconds countdown and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test.

Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch

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目录

1 ……………………………………………………设计要求 2 ……………………………………………………方案论证 3 ……………………………………基本计时模块设计原理

3.1 ………………………………………基本计时电路的设计

3.1.1……………………………………脉冲发生电路的设计 3.1.2…………………………………………计时电路的设计

3.2………………………………………………闹钟电路的设计

3.2.1…………………………闹钟定时与计时校时校分复用电路 3.2.2………………………………………………闹钟定时分清零 3.2.3………………………………………………………比较电路 3.2.4…………………………………………………硬件电路音乐 3.2.5…………………………………………………VHDL音乐电路 3.2.6……………………………………………闹钟音乐选择电路 3.2.7……………………………………………报时音乐选择电路

3.3………………………………………………秒表电路的设计

3.3.1…………………………………………………模100计数器 3.3.2……………………………………………………………秒表

3.4…………………………………………切换模式电路的设计

4 ………………………………多功能数字时钟的整体结构 5………………………………………程序下载、仿真与调试 6………………………………………………实验总结与感想

EDAⅡ实验报告—多功能数字钟设计

多功能数字钟设计

一、题目简介

二、设计要求

1.1设计一个基本的计时、计星期的数字时钟 1.2 具体设计要求如下：

1.2.1能够进行正常的星期、时、分、秒的计时功能；

1.2.2 由七个数码管显示，从左到右分别为时十位、时个位、分十位、分个位、秒十位、秒个位、星期；星期为1、2、3、4、5、6、8来表示周一到周日； 1.2.3 计时电路的开关分配

（1）k1是计时电路的使能开关（k1=0正常计时，k1=1时钟保持）； （2）k2是计时电路的清零/秒表清零/闹钟定时清零复用开关（在不同的模式显示下，k2=0时正常计，k2=1时清零）；

（3）k3是计时电路的校分/闹钟电路定分复用开关（k3=0正常计时，k3=1进行校分）；

（4）k4是计时电路的校时/闹钟电路定时复用开关（k4=0正常计时，k4=1进行校时）；

（5）k5是计时电路的校星期开关（k5=正常计时，k5=1进行校星期）； （6）k6为闹钟开关，k7、k8是基本计时电路、闹钟、秒表的显示选择开关（k8k7=00显示基本计时模式；k8k7=01显示闹钟，但闹钟的开关k6=1时闹钟才进入闹钟模式，即k7k8 k6=011可以进行闹钟的定时，在这个显示下闹钟的音乐是《欢乐颂》，切换到其他的显示（且k6=1）如计时和秒表时闹钟的音乐就是《友谊地久天长》；k8k7=10是秒表模式，其中k6k7 k8=100秒表正常计时，k6k7k8=101秒表保持；k7k8=11是万年历模式，留做扩展时使用）；

1.2.4整点报时功能（当时钟计到59分53秒、55秒、57秒时报时频率为500hz,59秒报时频率为1Khz）； 1.2.5闹钟及音乐闹钟功能

k6k7=01X闹钟模式中可以进行定时和音乐切换，本系统中有两首音乐，一

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首是通过原理图实现的，另一首是通过VHDL语言实现的； 1.2.6秒表功能

秒表由分十位、分个位、秒十位、秒个位、分秒十位、分秒个位组成，分秒为模100的计数器工作于100hz频率，秒位和分位均为模60的计数器； 1.2.7万年历功能

由于时间问题并未将万年历实现，但是当时在进行电路设计时就考虑到要预留出必要的接口，方便以后的扩展。

2 方案论证

多功能数字时钟的整体框图如图由脉冲发生电路产生数字钟所需的各种频率。根据要求设计出基本计时、秒表和闹钟，各部分通过模式选择开关进行切换。其中，基本计时部分设计校分校时保持、校星期、报时和清零等电路。秒表设计清零和保持电路。闹钟设计定时、音乐电路。最后报时、音乐闹钟电路通过蜂鸣器输出，基本计时、秒表、闹钟电路在数码管动态显示。

2.1基本计时电路原理

通过分频电路来构成脉冲发生电路，将实验箱48Mhz分成基本计时电路所需

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的各种脉冲。基本计时电路由模60、模24和模7计数器组成。由脉冲发生器产生1hz的信号来计时。报时电路检测计时电路的小时、分钟，当时间为59分53秒、55秒、57秒时以500hz的频率驱动蜂鸣器，59秒时以1Khz的频率驱动蜂鸣器。时、分、秒的十位和个位、星期通过译码显示电路动态显示。用校时校分保持电路、校星期电路和清零电路来控制基本计时电路。 2.2秒表电路原理

脉冲发生电路为秒表电路提供100hz的频率以驱动其分秒位。秒表由模100计数器和模60计数器组成分秒位、秒位和分位。用清零、保持电路来控制秒表电路。

2.3闹钟电路原理

脉冲发生电路提供闹钟电路所需的各种频率。闹钟电路由模60计数器和模2.4计数器组成分位和时位。

通过闹钟里的比较器电路比较设定的时间和计时电路里的当前时间是否相同来决定是否触发音乐电路使得蜂鸣器响。

3 数字时钟子模块的设计

3.1 基本计时电路的设计 3.1.1脉冲发生电路的设计

通过分频电路将实验箱的48Mhz分成1hz（为基本计时电路提供时钟），2hz快速校星期、校时、校分，500hz、1Khz为报时电路提供脉冲。

（1）2分频电路

由D触发器来实现2分频电路 仿真结果：

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（2）3分频电路

由74160构成模3计数器实现3分频电路 仿真结果：

（3）8分频电路 2分频电路进行封装：

由3个2分频电路级联实现8分频电路

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仿真结果：

（4）24分频电路

由3分频和8分频电路级联实现24分频电路

仿真结果：

（5）10分频电路

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由74160构成模10计数器实现10分频，0、1、2、3、4输出1,5、6、7、8、9输出0，实现1:1的占空比。

卡诺图为：

所得表达式为：

仿真结果：

(6)1000分频电路

由3个10分频的电路级联实现1000分频的电路 仿真结果：

输入周期为20ps输出周期为20ns，1000分频，占空比1：1

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（7）脉冲发生电路

仿真结果：

由于仿真周期的限制，只用2ps代替48Mhz，图中读出1Khz的周期96ns,500hz为192ns。

脉冲发生电路进行封装：

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3.1.2计时电路的设计 （1）模60计数器

模60计数器由两片74160组成，前面一片为秒或分的个位，后面一片为秒或分的十位。74160为模10计数器，从0000->1001。后面一片通过在0101置数实现从0000->0101。

仿真结果：

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qh、ql分别表示模60计数器的十位和个位，在59处有个进位脉冲模60计数器进行封装：

（2）模24计数器

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模24计数器由两片74160组成，前后两片分别表示个位和十位。并且通过qh[2]、ql[2]、ql[1]、en相与非完成置数和进位。

仿真结果：

qh、ql分别表示模24的十位和个位，在23处有个进位脉冲 模24计数器进行封装：

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（3）模8计数器

模8计数器由一片74160组成，用了两次置数分别是在0110处置成1000,1000处置成0001。

卡诺图为：

所得表达式为： QD QCQB

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仿真结果：

模8计数器进行封装：（4）星期计时器

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星期计时器由模8计数器组成 仿真结果：

xq4、xq3、xq2、xq1分别表示从高位到低位，可以看出图中有两个周期，从0001到0110，再跳到1000，再跳回0001.

（5）报时电路

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仿真结果：

fh3、fh1、fl4、fl1、mh3、mh1、ml分别表示分十位第2位，分十位的第4位，分个位的第1位，分个位的第4位，秒十位的第2位，秒十位的第4位，秒个位，图中表示59分59秒，报时输出确是跟着1Khz同步。

（6）计时电路

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模60计数器分别表示秒位和分位，模24计数器表示十位计数器 仿真结果：

xq、sh、sl、fh、fl、mh、ml分别表示星期、时十位、时个位、分十位、分个位、秒十位、秒个位。baoshi表示报时信号。为了能够看到23:59:59,500hz、1Khz设为1hz的1倍和2倍，但不影响仿真的结果。可以看出计时是正确的，同时在59分53秒、55秒、57秒为500hz报时，59秒为1Khz报时。

计时电路进行封装：

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（7）译码显示电路

8421BCDSLSHMLMHHLHHwe0DIG0DIG1DIG2DIG4DIG1DIG024选4MUX8421BCD显示译码器7447abcdefgDIG2DIG3A2 A1 A0CLK2计数器译码器DIG3DIG4DIG5DIG6DIG7DIG574138DIG6DIG7

显示电路由数据选择器74151、译码器74138、显示译码器7447、计数器和数码显示管组成。因为每一位数需要四位二进制码来表示，所以需要选用四片74151数据选择器。为了实现动态显示则必需有一个模7计数器，为了方便后面的扩展。不妨用模8计数器亦不会影响计时电路的显示。故选择74161作为计数器，低三位作为数据选择器和74138译码器的输入。而74138译码器输出接到数码管的使能端。74161以1Khz的频率工作。由于人眼的滞留效应，会觉得8个数码管一直是亮的。以此来实现动态显示。

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译码显示电路进行封装：

（8）基本计时电路的控制电路 校时校分保持电路

校时校分保持电路进行封装：

清零电路

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清零电路进行封装：

消颤电路

由D触发器构成消颤电路，利用D触发器锁存开关的动作信号，并避免颤抖。 消颤开关组

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对保持开关、清零开关、校星期校时校分开关进行消颤。 仿真结果：

图中kbaoi、kbaoo分别表示保持开关的输入和输出，可以看出但kbaoi有输入时，kbaoo就以两倍周期输出。可见，消颤电路是正确的。其他如kclri、kclro、kfi、kfo、ksi、kso、kxqi、kxqo分别表示清零、校分、校时、校星期开关的输入和输出。

（9）基本计时电路电路图

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仿真结果：

图中xqshslfhflmhml分别表示星期、小时、分钟、秒，baoshi表示报时，可以看出计时功能正常，报时功能正常。这里的500hz和1Khz也是为了能够进行仿真而设的，并非真正相对1hz而言的。不过，这样的假设并不影响仿真结果的正确性。 3.2闹钟电路的设计

3.2.1闹钟定时与计时校时校分复用电路

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仿真结果：

knz=0表示计时模式，kf、ks、jsf、jss表示校时校分和校时校分的结果；knz=1表示闹钟模式，kf、ks、nzf、nzs表示闹钟定时定分和结果。nzxh1表示闹钟信号。

闹钟定时与计时校时校分复用电路进行封装：

3.2.2闹钟定时分清零的设计

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仿真结果：

nzs、nzf分别表示定时和定分，nzjsh、nzjsl、nzjfh、nzjfl分别表示闹钟时十位、时个位、分十位和分个位。

闹钟定时分清零电路进行封装：

3.2.3比较电路

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比较电路由异或非门和与门组成 比较电路封装：

3.2.4硬件电路音乐

（1）模32计数器

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模32计数器由两片74161组成，为了输出5位的二进制码。因此，选用74161而不用74160。

仿真结果：

（2）5-32译码器

5-32译码器由一片74139和四片74138组成，74139的B1A1为5-32译码器的高两位。得到的结果取非作为四片74138的是使能信号，74138的三位从高到低为5-32译码器的低三位。最后将译码器信号取非输出。

仿真结果：

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（3）硬件音乐电路 ①硬件音乐电路第一部分

硬件音乐电路第一部分进行封装：

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②硬件音乐电路第二部分

硬件音乐电路第二部分进行封装：

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③硬件音乐电路第三部分

硬件音乐电路第三部分进行封装：

④硬件音乐电路第四部分

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硬件音乐电路第四部分进行封装：

不同的音乐是由不同频率的音频信号产生的。首先从分频器得到不同音符对应的不同频率；其次由译码器来实现不同音符的顺序驱动蜂鸣器；最后让闹钟声不断的循环直到闹钟结束为止。因为硬件电路实现音乐功能有些复杂，故选择比较简单的音乐来搭。

硬件电路四个部分综合

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仿真结果：

3.2.5VHDL音乐电路

3.2.6闹钟音乐选择电路

当kxyinyue=1时选择huanlesong这首音乐，这首音乐是通过硬件电路来实现的。当kxyinyue=0时选择song这首音乐，这首音乐是用VHDL语言写的。

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3.2.7报时音乐选择电路

报时音乐选择电路进行封装：

3.3秒表电路的设计

3.3.1模100计数器

模100计数器由两片74160组成，在计数到99是通过置数将计数值置为0实现模100的计数。计数器工作在100hz频率下作为秒表的分秒位。

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仿真结果：

图中可以看出计数从0计到99时有一个进位脉冲。 模100计数器进行封装：

3.3.2秒表

秒表由模100计数器、模60计数器组成，模100计数器表示秒表的分秒位，模60计数器表示秒表的秒位和分位。清零输入后加了非门是为了最后用高电平控制清零的信号。

仿真结果：

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fh、fl、mh、ml、fmh、fml分别表示分十位、分个位、秒十位、秒个位、分秒十位和分秒个位，从图中可以看出分秒位为模100计数器，秒位为模60计数器，分位和秒位用的计数器相同，故可知分位也是正确的。

3.4切换模式电路的设计

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仿真结果：

sho、slo、fho、flo、mho、mlo、xqo、wuo分别表示实验箱上从左到右的八个数码管，sh、sl、fh、fl、mh、ml、xq、wu分别表示计时模式下的时十位、时个位、分十位、分个位、秒十位、秒个位、星期，最后一位显示零，后面的闹钟、秒表模式下没有具体意义时均显示零；nzsh、nzsl、nzfh、nzfl分别表示闹钟模式下的时十位、时个位、分十位、分个位；mbfh、mbfl、mbmh、mbml、mbfmh、

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mbfml分别表示秒表分十位、分个位、秒十位、秒个位、分秒十位、分秒个位；wnn2h、wnn2l、wnn1h、wnn1l、wnyh、wnyl、wnrqh、wnrql分别表示万年历的年的四位、月的两位、日的两位。由图可以看出通过s[1]s[2]的值来选择数字时钟的显示模式，当s[2]s[1]=0时，输出为计时的时十位、时个位、分十位、分个位、秒十位、秒个位、星期、零；当s[2]s[1]=1时，输出为闹钟的时十位、时个位、分十位、分个位，其他位为零；当s[2]s[1]=2时，输出为秒表的分十位、分个位、秒十位、秒个位、分秒十位、分秒个位，其他的输出零；当s[2]s[1]=3时，输出为万年历的年的四位、月的两位、日的两位。从图中可以看出电路是正确的。

4 多功能数字时钟的整体结构

仿真用的电路图：

仿真用的电路图与原电路图只是将脉冲发生器直接换成1hz、2hz、500hz、1000hz的输入，并加将译码电路的输入端作为输出。

仿真结果：

kbao表示时钟保持,kclri表示计时电路的清零/秒表清零/闹钟定时清零,kfi表示计时电路的校分/闹钟电路定分,ksi表示计时电路的校时/闹钟电路定时,kxqi表示计时电路的校星期,k1表示闹钟,k3k2表示显示选择,en表示数码管的使能端,led表示七段LED,fsh、fsl、ffh、ffl、fmh、fml、fxq、fwu分别表示从左到右的8个数码管,fengming表示蜂鸣器。

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图中的仿真结果表示数字时钟的保持功能正常

图中的仿真结果表示数字时钟的清零功能正常

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图中的仿真结果表示数字时钟的闹钟功能正常

图中的仿真结果表示校星期和计时功能正常

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图中的仿真结果表示校时校分/定时功能正常

图中的仿真结果表示秒表的计时和保持功能正常 多功能数字时钟的总电路：

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5程序下载、仿真与调试

编译好的程序经过管脚设定后即可下载到FPGA芯片进行调试。管教设定如下：

6实验总结与感想

6.1实验出现的问题小结

1. quartusⅡ软件、VHDL语言去年的暑假我已经自学过了，当时也做过几个实验，不过都是电脑仿真，没有真正下载到实验板上进行调试。EDA实验之前，我用周末的时间做好了数字时钟的基本计时功能，当时数字钟已有计时功能、整点报时和星期显示，且仿真结果均正确。但是，周二第一次将程序下到实验箱的时候。结果却是错的，出现不按照正确的顺序计时。不过，倒是可以通过实验结果找出可能出现错误的地方。这是让我觉得收获很大的经验。计时时，数码管是可以比较正确显示数字的，说明错误不在显示模块。另外，还未进行控制就出现错误，所以也不会是控制模块出问题。最后确定最有可能出现错误的模块是计数模块。查看后发现问题出现在计时电路没有共用同一个时钟，是异步方式工作的。周一的时候老师就有提过应该让计时模块共用同一个时钟。当时，我的时钟已经做好，就抱着试一试的想法没去改动。通过这次实验，我觉得做什么事都不应该有这样的想法。不过，犯错查错改错确实让我觉得此次的实验目的达到了。查错

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时我是通过先分后总的想法往下查的，把整个模块独立出来，引入输出端，查看仿真结果。并把计数模块一层一层进行修改。最终，基本计时模块正常工作。

2．不过，此次实验我是先将整体方案定好之后才开始往下做的。也就是说，从一开始我就已经将基本计时模块、闹钟模块、秒表模块都规划好了。如开关的复用、模块和模块之间的大致接口。这让我觉得后面扩展功能时比较容易。实验时看到旁边的同学在为开关复用问题纠结，要对电路进行很大规模的改动。通过比较我觉得做一个项目时不用考虑到很细节的地方，但是你的整体方案应该有，大致几个模块，怎么控制，留出什么接口作为模块间的衔接。这样，就能比较容易的在原来正确的电路上进行扩展新的功能。

3.利用硬件电路实现音乐功能，我专门去查了一下简谱里音调对应的频率。发现音调的频率范围大致在300hz到1500hz之间，硬件电路实现这一块倒不是什么难事。本来想做一个比较容易就能实现各种音乐编辑的模块，音调模块做好了（在clock这个工程下有yindiao这个文件，但是并没有在最后的总电路中用上）。不过，还有个地方时硬件电路搭建比较复杂的地方，那就是节奏。一首音乐里面的节奏若要用硬件电路搭建是很复杂的。最后，考虑到时间的因素。忽略了对节奏的考虑。

6.2实验感想

这次EDA实验是我第一次独立完成可编程逻辑器件的使用。个人觉得实验中用原理图来实现整个方案而不是用VHDL，可以让我们比较容易理解可编程逻辑器件的工作原理。虽然，后面正在的开发设计工作大部分都是用VHDL（VHDL相对于原理图设计有它的优越性存在），但是原理图设计的学习却是不可缺的一部分。相比TI公司的MSP430系列，虽然可以很容易的用它来实现所需要的功能但是，却不知道它内部是怎么工作的。还有一件事体会挺深的，就是老师说的熬夜问题。当时，我的基本电路已经搭好了，想来不用熬夜做实验。周三周四连天都做到凌晨两点半，第二天七点半就起。不过，通过这次实验我觉得对quartusⅡ

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的使用更加熟练。也对开发这个环节有了一定的了解，虽然和现实公司内的产品开发有一定的差距。不过，依然让我觉得受益匪浅。

参考文献:

[1]蒋立平，数字逻辑电路与系统设计，北京：电子工业出版社，2008 [2]南京理工大学电子技术中心，EDA设计实验指导书 [3] 周立功，EDA实验与实践，北京：北京航空航天大学

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本文来源：https://www.bwwdw.com/article/d3mp.html