用VHDL设计全加器进行仿真分析

姓名：吴华平 学号：0850720035 班级：08电本一班

数电大作业——用VHDL设计全加器并仿真

方法一：（根据逻辑表达式进行设计）

全加器的逻辑表达式是：Y=AB+C(A⊕B)

S=A⊕B⊕C

（注：其中A,B,C为输入，C是来自相邻低位的进位；Y,S为输出，S为本位和，Y为向高位的进位。）

设计者：吴华平

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY wuhuaping1 IS

PORT(A,B,C:IN STD_LOGIC; 电路图： S,Y:OUT STD_LOGIC); END wuhuaping1;

ARCHITECTURE one OF wuhuaping1 IS SIGNAL D,E,F:STD_LOGIC; BEGIN

D<=A xor B; E<=D and C; F<=A and B; S<=C xor D; Y<=E or F; END one;

用VHDL进行程序的设计：

用VHDL设计全加器 1

姓名：吴华平 学号：0850720035 班级：08电本一班

保存为.vhd文件：

检查是否有语法错误：（没有错误）

用VHDL设计全加器

2

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进行编译：

建立波形文件：（.scf文件）

用VHDL设计全加器

3

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进行引脚节点的选择：

保存为.scf文件：

用VHDL设计全加器

4

姓名：吴华平 学号：0850720035 班级：08电本一班

选择“End Time”进行最大仿真时间的设置：（1.0ms）

选择“Grid Size”进行网格时间大小设置：（100.0us）

用VHDL设计全加器

5

本文来源：https://www.bwwdw.com/article/cwoa.html