数字逻辑电路与系统设计分习题及解答蒋立平主编

第1章习题及解答

1.1 将下列二进制数转换为等值的十进制数。 （1） （11011）2

（2） （10010111）2 （4） （11111111）2 （6） （0.0111）2

（3） （1101101）2 （5） （0.1001）2 （7） （11.001）2 题1.1 解：

（8） （101011.11001）2

（1） （11011）2 =（27）10

（2） （10010111）2 =（151）10 （4） （11111111）2 =（255）10 （6） （0.0111）2 =（0.4375）10

（3） （1101101）2 =（109）10

（5） （0.1001）2 =（0.5625）10 （7） （11.001）2 =（3.125）10

（8） （101011.11001）2 =（43.78125）10

1.3 将下列二进制数转换为等值的十六进制数和八进制数。 （1） （1010111）2

（2） （110111011）2

（4） （101100.110011）2

（3） （10110.011010）2 题1.3 解：

（1） （1010111）2 =（57）16 =（127）8

（2） （110011010）2 =（19A）16 =（632）8 （3） （10110.111010）2 =（16.E8）16 =（26.72）8 （4） （101100.01100001）2 =（2C.61）16 =（54.302）8 1.5 将下列十进制数表示为8421BCD码。 （1） （43）10 （3） （67.58）10 题1.5 解：

（1） （43）10 =（01000011）8421BCD

（2） （95.12）10 =（10010101.00010010）8421BCD （3） （67.58）10 =（01100111.01011000）8421BCD （4） （932.1）10 =（100100110010.0001）8421BCD

1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。 （1） +13

（2）?9

（3）+3

（4）?8

（2） （95.12）10

（4） （932.1）10

题1.7解：

（1） +13 =（01101）2 （3） +3 =（00011）2

（2）?9 =（10111）2 （4）?8 =（11000）2

1.9 用真值表证明下列各式相等。 （1） （2） （3） （4）

AB?B?AB?A?B

A?B?C???AB???AC?

AB?C?A?BC AB?AC?AB?AC

??题1.9解： （1）

证明AB?B?AB?A?B

A B AB?B?AB A?B 0 0 1 1 （2）

0 1 0 1 0 1 1 1 0 1 1 1 证明A?B?C???AB???AC?

A B C A?B?C? 0 0 0 0 0 1 1 0 ?AB??AC 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 （3）

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 证明AB?C?A?BC

??A B C AB?C 1 0 1 0 ?A?B?C 1 0 1 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 （4）

0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 证明AB?AC?AB?AC

A B C AB?AC 1 0 1 0 1 1 0 0 AB?AC 1 0 1 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1.11 用逻辑代数公式将下列逻辑函数化成最简与或表达式。 （1）F?AB?AC?BC?ACD （2）F?A?AC?A?CD?D? （3）F?BD?D?D?B?C?AD?B （4）F?ABC?AD??B?C?D （5）F?AC?BC?B?A?C? （6）F??A?B??B?C? 题1.11解：

（1）F?AB?AC?BC?ACD?A?BC （2）F?A?AC?A?CD?D??A?CD

（3）F?BD?D?D?B?C?AD?B?D?AB?BC （4）F?ABC?AD??B?C?D?ABC?D （5）F?AC?BC?B?A?C??AC?BC

（6）F??A?B??B?C??AB?BC?AC或?AB?BC?AC 1.13 用卡诺图将下列逻辑函数化成最简与或表达式。

????????（1）F??A?B?CD?ABC?ACD 且AB?CD?0 （2）F?AC?AB 且A,B,C不能同时为0或同时为1 （3）F?A,B,C???m?3,5,6,7???d?2,4?

?m?0,4,6,8,13???d?1,2,3,9,10,11? ?m?0,1,8,10???d?2,3,4,5,11? ?m?3,5,8,9,10,12???d?0,1,2,13?

（4）F?A,B,C,D??（5）F?A,B,C,D??（6）F?A,B,C,D??题1.13解：

（1）F??A?B?CD?ABC?ACD 且AB?CD?0

F?B?AD?AC

（2）F?AC?AB 且A,B,C不能同时为0或同时为1

F?B?C

（3）F?A,B,C??

?m?3,5,6,7???d?2,4?

?m?0,4,6,8,13???d?1,2,3,9,10,11? ?m?0,1,8,10???d?2,3,4,5,11? ?m?3,5,8,9,10,12???d?0,1,2,13?

F?A?B

（4）F?A,B,C,D??

F?AD?ACD?B

（5）F?A,B,C,D??

F?BD?AB 或 F?BD?AC

（6）F?A,B,C,D??

F?BD?AB?CD?AC

1.15将下列逻辑函数化简为或非—或非式。 （1）F?ABC?BC

（2）F??A?C?A?B?CA?B?C （3）F?ABC?BCD?ABD

??????（4）F(A,B,C,D)?题1.15解：

?m?0,2,3,8,9,10,11,13?

（1）F?ABC?BC

F?B?C?A?C?B?C 或 F?B?C?B?C?A?B

（2）F??A?C?A?B?CA?B?C

????F?B?C?A?C?A?B?C

（3）F?A,B,C,D??

?m?0,1,8,9,10? ?m?0,2,3,8,9,10,11,13?

F?B?C?D?A?C

（4）F(A,B,C,D)?

F?A?C?D?B?C?B?D

第2章习题及解答

2.1判断图P2.1所示电路中各三极管的工作状态，并求出基极和集电极的电流及电压。

+12V1kΩ30kΩ+6V50kΩβ=50+6V3kΩβ=20(a)图P2.1

(b)

题2.1 解：

(a)三极管为放大状态；设VCES?0.3V有：

IB?6?0.7?0.106mA IC?0.106?50?5.3mA 50VB?0.7V VC?6.7V

(b)三极管为饱和状态；

VB?0.7V VC?VCES?0.3V

IB?6?0.76?0.3?0.177mA IC??1.9mA 3032.3试画出图P2.3中各门电路的输出波形，输入A、B的波形如图中所示。

ABABAB&F10At≥1F2B0图P2.3

=F3t

题2.3 解：

A0B0F10F20F30ttttt

2.5指出图P2.5中各TTL门电路的输出为什么状态（高电、低电平或高阻态）？

VCCVIH&F1VIL10k?≥1F2VIH&F3VIL≥1F451?10k?&≥1F8VCCVILVCC&F5ENVCC10k?VCC&ENVCCF65.1k?=1F7VCCVILVIL 图P2.5

题2.5 解：

F1?0；F2?1；F3?1；F4?0；

F5为高阻；F6为高阻；F7?1；F8?0。

2.7在图P2.7各电路中，每个输入端应怎样连接，才能得到所示的输出逻辑表达式。

&F1?A?B≥1F2?ABVCC&≥1&F4?A?BF3?AB?CD&

图P2.7

题2.7 解：

AB1&F1?A?BAB0≥1F2?ABVCCABCD00&≥1AB&F4?A?BF3?AB?CDAB&

2.9 试写出图P2.9所示CMOS电路的输出逻辑表达式。

(a) (b)

图P2.9

题2.9 解：

F1?A?B?A?B；F2?A?B?A?B

2.11试写出图P2.11中各NMOS门电路的输出逻辑表达式。

图P2.11

题2.11 解：

F1?A⊙B ；F2?A?B?C? ；F3?E??B?D??A?C??E?AB?CD 2.13试说明下列各种门电路中哪些可以将输出端并联使用(输入端的状态不一定相同)。 (1)具有推拉式输出级的TTL电路； (2)TTL电路的0C门； (3)TTL电路的三态输出门； (4)普通的CMOS门； (5)漏极开路输出的CMOS门； (6)CMOS电路的三态输出门。 题2.13 解：

(1)、（4）不可以；（2）、（3）、（5）、（6）可以。

第3章习题及解答

3.1分析图P3.1所示电路的逻辑功能，写出输出逻辑表达式，列出真值表，说明电路完成

何种逻辑功能。

≥1 AB≥1&F≥1

图P3.1

题3.1 解：根据题意可写出输出逻辑表达式，并列写真值表为：

A F?AB?AB 0 该电路完成同或功能

0 1

1

B 0 1 0 1 F 1 0 0 1 3.2 分析图P3.3所示电路的逻辑功能，写出输出F1和F2的逻辑表达式，列出真值表，说明

电路完成什么逻辑功能。

ABC& ≥1F1≥1& & 1& ≥1F2&

图P3.3

题3.3 解：根据题意可写出输出逻辑表达式为：

F1?A?B?C列写真值表为：

F2?AB?BC?AC

A B C F1 F2

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 该电路构成了一个全加器。

3.5 写出图P3.5所示电路的逻辑函数表达式，其中以S3、S2、S1、S0作为控制信号，A，B

作为数据输入，列表说明输出Y在S3～S0作用下与A、B的关系。

图P3.5

题3.5 解：由逻辑图可写出Y的逻辑表达式为： Y?S3AB?S2AB?S1B?S0B?A

图中的S3、S2、S1、S0作为控制信号，用以选通待传送数据A、B，两类信号作用不同，分析中应区别开来，否则得不出正确结果。由于S3、S2、S1、S0共有16种取值组合，因此输出Y和A、B之间应有16种函数关系。列表如下：

3.7 设计一个含三台设备工作的故障显示器。要求如下：三台设备都正常工作时，绿灯亮；

仅一台设备发生故障时，黄灯亮；两台或两台以上设备同时发生故障时，红灯亮。 题3.7 解：设三台设备为A、B、C，正常工作时为1，出现故障时为0；

F1为绿灯、F2为黄灯、F3为红灯，灯亮为1，灯灭为0。 根据题意可列写真值表为：

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F1 0 0 0 0 0 0 0 1 F2 0 0 0 1 0 1 1 0 F3 1 1 1 0 1 0 0 0 求得F1、F2、F3的逻辑表达式分别为：

F1?ABC;F2?ABC?ABC?ABC;F3?AB?BC?AC

根据逻辑表达式可画出电路图（图略）。

3.9 设计一个组合逻辑电路，该电路有三个输入信号ABC，三个输出信号XYZ,输入和输出

信号均代表一个三位的二进制数。电路完成如下功能：

当输入信号的数值为0，1，2，3时，输出是一个比输入大1的数值；

当输入信号的数值为4，5，6，7时，输出是一个比输入小1的数值。

题3.9 解：根据题意可列写真值表为：

A B C X Y Z 0 0 0 0 1 1 1 1 写出逻辑表达式为：

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 X?AB?BC?AC Y?A?B?C Z?C

根据逻辑表达式可画出电路图（图略）。

3.11 试用与非门设计一个组合电路，该电路的输入X及输出Y均为三位二进制数，要求：

当0≤X≤3时，Y=X；

当4≤X≤6时，Y=X+1，且X≯6。

题3.11 解：因为X和Y均为三位二进制数，所以设X为x2x1x0， Y为y2y1y0，其中x2和

y2为高位。根据题意可以列写真值表如下：

x2 0 0 0 0 1 1 1 1

化简后得到y2y1y0分别为

x1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 y2 0 0 0 0 1 1 1 X y1 0 0 1 1 0 1 1 X y0 0 1 0 1 1 0 1 X y2?x2

y1?x1?x2x0

y0?x2x0?x2x0

因为要用与非门电路实现，所以将y2y1y0写成与非—与非式：

y2?x2

y1?x1?x2x0?x1?x2x0

y0?x2x0?x2x0?x0?x2x0?x2?x2x0

根据逻辑表达式可画出电路图（图略）。

3.13 设A和B分别为一个2位二进制数，试用门电路设计一个可以实现Y=A×B的算术运算

电路。

题3.13 解：根据题意设A=a1a0;B=b1b0;Y=y3y2y1y0,列出真值表为

a1 0 0 0 0 0 0 0 0 a0 0 0 0 0 1 1 1 1 b1 0 0 1 1 0 0 1 1 b0 0 1 0 1 0 1 0 1 y3 0 0 0 0 0 0 0 0 y2 0 0 0 0 0 0 0 0 y1 0 0 0 0 0 0 1 1 y0 0 0 0 0 0 1 0 1 a1 1 1 1 1 1 1 1 1 a0 0 0 0 0 1 1 1 1 b1 0 0 1 1 0 0 1 1 b0 0 1 0 1 0 1 0 1 y3 0 0 0 0 0 0 0 1 y2 0 0 1 1 0 0 1 0 y1 0 1 0 1 0 1 1 0 y0 0 0 0 0 0 1 0 1 分别求出y3,y2,y1,y0的表达式为：

y3?a1a0b1b0

y2?a1b1a0b0

y1?a1b0a0b1?a0b1a1b0 y0?a0b0

根据逻辑表达式可画出电路图（图略）。

3.15 判断逻辑函数F?ABD?BD?ABC?ABC，当输入变量ABCD按

0110?1100,1111?1010,0011?0110变化时，是否存在静态功能冒险。

题3.15 解：

画出逻辑函数F的卡诺图如图所示：

ABCD00011000111

11110111111101

（1）可以看出当输入变量ABCD从0110变化到1100时会经历两条途径，即 0110?1110?1100 和0110?0100?1100，由于变化前、后稳态输出相同，都为1，而且对应中间状态的输出也为1，故此变化不存在静态功能冒险。

（2）同理从1111到1010经历的两条途径1111?1110?1010存在1冒险；而1111?1011?1010不存在静态功能冒险。

（3）从0011到0110经历的两条途径0011?0010?0110和0011?0111?0110，都会产生0冒险。

第4章习题及解答

4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为A3A2A1A0，A3优先

级最高，A0优先级最低，输入信号低电平有效。输出为Y1Y0，反码输出。电路要求加一G输出端，以指示最低优先级信号A0输入有效。

题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路

图如图题解4.1所示。由真值表可知G?A3A2A1A0。

A3A2A1A0Y1Y0G0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 000000000000111100000000111100110000000000000010A3A200011110A1A000 01 11 100010001000100010A3A200011110A1A000 01 11 100001000100110011Y1?A3A2A3A21&Y1&≥1&Y0A1&A01G(a)真值表Y0?A3A2?A3A1(b) 求输出表达式图 题解4.1(c) 编码器电路图

4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图

4.16（a）所示。

题4.3 解：5线—32线译码器电路如图题解4.3所示。

BIN/OCTA0A1A2G1G2A12401234Y0&5A3A41&G2BEN67Y71&12BIN/OCT01234Y8&G14&ENG2AG2B&5EN67Y15BIN/OCT124G1G2AG2B01234Y16&5EN67Y23BIN/OCT124G1G2AG2B01234Y24&5EN67Y31图 题解4.3

4.5写出图P4.5所示电路输出F译码器74138功能表如表4.6所1和F2的最简逻辑表达式。

示。

BIN/OCTABC12401234&F11&5&F2EN7413867图 P4.5

题4.5解：由题图可得：

F1(C,B,A)??m(0,2,4,6)?AF2(C,B,A)??m(1,3,5,7)?A

4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD码转换为格雷码的代码

转换器。译码器74154的逻辑符号如图4.17所示。

解：设4位二进制码为B3B2B1B0，4位格雷码为R3R2R1R0。根据两码之间的关系可得：

R3(B3,B2,B1,B0)??m(8~15)?B3R2(B3,B2,B1,B0)??m(4~11)?m4m5m6m7m8m9m10m11R1(B3,B2,B1,B0)??m(2~5,10~13)?m2m3m4m5m10m11m12m13R0(B3,B2,B1,B0)??m(1,2,5,6,9,10,13,14)?m1m2m5m6m9m10m13m14则将译码器74154使能端均接低电平，码输入端从高位到低位分别接B3、B2、B1、B0，根 据上述表达式，在译码器后加3个8输入端与非门，可得R2、R1、R0，R3可直接输出。（图 略）

4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37（a）所示。 ⑴ F(A,B,C)?⑵ F(A,B,C)?

?m(2,4,5,7) ?M(0,6,7)

⑶ F(A,B,C)?(A?B)(B?C)

⑷ F(A,B,C,D)?BC?ACD?ACD?ABCD?ABCD ⑸ F(A,B,C,D)??m(0,2,3,5,6,7,8,9)??d(10?15)

题4.9解：如将A、B、C按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值F。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端ST必须接有效电平，图略）

⑴ D0?D1?D3?D6?0,D2?D4?D5?D7?1 ⑵ D0?D6?D7?0,D1?D2?D3?D4?D5?1 ⑶ D0?D2?D3?D6?0,D1?D4?D5?D7?1 ⑷ D0?D5?D,D1?D4?D,D2?D6?1,D3?D7?0 ⑸ D0?D,D2?D,D1?D3?D4?1,D5?D6?D7?0或1

4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a）真值表。试用两个4

线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。

HPRI/BCDX0X1X2X3123412A0A1EO

图 P4.11

题4.11解：由图4.3（a）真值表可见，当编码器无信号输入时，EO?1，因此可以利用EO的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的EO?0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到Y1Y0端；当高位编码器（2）的

EO?1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信

号输入，也可能无编码信号输入，则将低位编码器（1）的码送到Y1Y0端（当无编码信号输入输入时，YY。编码器输出的最高位码，由高位编码器（2）的EO信号取反获10?00）得。由电路可见，EOY?1表示无编码信号输入。

HPRI/BCDX0X1X2X312341&EOYY0（1）2MUX01EOAHPRI/BCDX4X5X6X712341MUX01（2）2Y1A1EOY2

图 题解4.11

4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能

表如表4.6所示。

题4.13解：全加器的输出逻辑表达式为：

Si(Ai,Bi,Ci?1)?(AiBi?AiBi)Ci?1?(AiBi?AiBi)Ci?1? Ci(Ai,Bi,Ci?1)?(AiBi?AiBi)Ci?1?AiBi??m(1,2,4,7)

?m(3,5,6,7)

式中，Ai、Bi为两本位加数，Ci?1为低位向本位的进位，Si为本位和， Ci为本位向高位的

进位。根据表达式，所设计电路如图题解4.13所示。

BIN/OCTAiBiCi-112401234&Si1&5&CiEN7413867图 题解4.13

4.15 写出图P4.15所示电路的输出最小项之和表达式。

MUXdc1010123}G03F(a,b,c,d)ab1FAClSCO=11图P4.15

题4.15解：S?(ab?ab)CI?(ab?ab)CI?ab?ab

CO?(ab?ab)CI?ab?a?b?ab＝a?b

D0?S?CO?(ab?ab)?(a?b?ab) D1?D0 D2?CO F(a,b,c,d)?

4.17 试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。

题4.17解：由于加减器的输入均为二进制正数，所以，当S?1电路作加法时，输出一定为正，这时图4.47中的C4表示进位。当S?0时，电路作减法运算，电路实现(P)2?(Q)2功能。

C4?1，由例4.15分析可知，当(P)2?(Q)2?0时，电路输出Y4Y3Y2Y1即为原码；当(P)2?(Q)2?0D3?CO

?m(1,3,5,6,9,10,12,14)

时，C4?0，应将电路输出Y4Y3Y2Y1取码，使其成为原码。设电路符号位为F，进位位为Z5，可写出F和Y5的表达式为F?SC4，Y5?SC4。当F?1时，须对Y4Y3Y2Y1取码。所设计电路如图题解4.17所示。

ENMUXSQ1Q21G10117483123412347483=1=1ΣA12Σ34COY1Y2Y3Y4C4Q3Q4P1P2P3P411=1=1︷12341234ΣA12Σ34COZ1Z2Z3Z4Z5F74157BB1C0CI1CI&&图 题解4.17 ︷*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD码减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。（提示：BCD码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补电路可用门电路实现）

︷︷︷︷

题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD码加法器的进位信号的状态来决定是否对BCD码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例4.16结果，也可自行设计。selcom10s为判断求补电路，当bcdsum输出进位信号C为1时，表示结果为正，Y?S；当C为0时，表示结果为负，Y应是S的10 的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略）

4bcdsum4Acom10sSselcom10s4YGB44C1图 题解4.19

4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位

并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不同时输出为1。数据选择器74HC4539功能表见图4.34(b)所示，译码器74138功能表如表4.6所示。

题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中，A?A2A1A0和B?B2B1B0为两个需比较的二进制数，A 被加到数据选择器的地址输入端，B被加到译码器的输入端，容易看出，当A2A1A0?B2B1B0时，数据选择器的输出

F?0；当A2A1A0?B2B1B0时，F?1。

ENMUX07BIN/OCTA0A1A20123401201234567}GB0B1B21124YF&5EN67

图 题解4.23

4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABCD为

8421BCD码，用以表示一位十进制数X。当X?5时，该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。

题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD码与4比较，电路图如图题解4.25所示。

COMPA0A1A2A30100010012A3A>BA=BABA=BA

4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较

的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：

X?(x3x2x1x0)2,Y?(y3y2y1y0)2,Z?(z3z2z1z0)2。74HC85功能表如表4.15所

示。

表 P4.27条 件f0X?Y?ZX?Z?YY?X?ZY?Z?XZ?X?YZ?Y?XX?Y?Z其它情况10000000f101000000f200100000f300010000f400001000f500000100f600000010f700000001

题4.27解：首先用3个数值比较器74HC85分别完成X和Y、X和Z、Y和Z之间的比较，比较的结果有3组，分别是F(X?Y)，F(X?Y)，F(X?Y)；F(X?Z)，F(X?Z)，F(X?Z)；F(Y?Z)，F(Y?Z)，

F(Y?Z)。利用这3组结果，根据题目要求，加8个门电路，可完成电路设计。电路图如图题

解4.27所示。

f0f1f2f3f4f5f6f7≥1&&&&&&&A>BA=BABA=BABA=BABA=BBABA=BBABA=BBA

4.29 试用两片74HC382ALU芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。

题4.29解：两片74HC382ALU芯片连成8位减法器电路如图题解4.29所示。图中ALU（1）为低位芯片，ALU（2）为高位芯片，要实现减法运算，选择码S2S1S0必须为001，低位芯片的CN输入必须为0。

A0A1A2A30123ALU（1）AFB0B1B2B3110001230123F0F1F2F3A3A5A6A70123ALU（2）︷BCN+4OVRB4B5B6B70123B︷FCN01S2︷︷ABCD︷A0123F4F5F6F7CN+4OVR︷

CN01S2︷︷CN+4OVR图 题解4.29

习题

5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X为外部输入信号，Z为外部输

出信号，A、B、C、D是时序电路的四种状态。

Qn+1/ZQnX0D/1D/1D/1B/11B/0C/0A/0C/0Qn+1/ZQnABCDX0D/0C/0B/0B/11B/0B/0C/0C/0

图P5.1 图P5.2

题5.1 解：

A 0/1 1/0 1/0 0/1 1/0 0/1 图 题解5.1

B 0/1 1/0 D C

5.3 在图5.4所示RS锁存器中，已知S和R端的波形如图P5.3所示，试画出Q和Q对应的输出

波形。

RS

图P5.3

题5.3 解：

图 题解5.3

5.5 在图5.10所示的门控D锁存器中，已知C和D端的波形如图P5.5所示，试画出Q和Q对应

的输出波形。

图P5.5

题5.5 解：

图 题解5.5

5.7 已知主从RS触发器的逻辑符号和CLK、S、R端的波形如图P5.7所示，试画出Q端

对应的波形（设触发器的初始状态为0）。

SCLKR1SQC11RQQQCLKSR(a)图P5.7

(b)

题5.7 解：

CLKSRQ

图 题解5.7

5.9 图P5.9为由两个门控RS锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，

要求：

（1）列出特性表； （2）写出特性方程； （3）画出状态转换图； （4）画出状态转换图。

图 题解5.9

题5.9 解：

（1）特性表为：

CLK × （2） 特性方程为：

X Y × × 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn × 0 1 0 1 0 1 0 Qn+1 Qn 0 1 0 0 1 1 1 0 1 Qn?1?XQn?YQn

（3） 状态转换图为：

X=1Y=×X=0Y=×0X=×Y=1图 题解5.9（3）

1X=×Y=0

（4）该电路是一个下降边沿有效的主从JK触发器。

5.11 在图P5.11（a）中，FF1和FF2均为负边沿型触发器，试根据P5.11（b）所示CLK和

X信号波形，画出Q1、Q2的波形（设FF1、FF2的初始状态均为0）。

FF1X1JQC11KQQ1FF21DQQ2C1Q(a)CLKCLKX(b)图P5.11

题5.11 解：

CLKXQ1Q2图 题解5.11

5.13 试画出图P5.13所示电路在连续三个CLK信号作用下Q1及Q2端的输出波形（设各触

发器的初始状态均为0）。

FF11JQC11KQCLKQ1FF21J1QC11KQQ2 图P5.13

题5.13 解：

CLK Q1 Q2图 题解5.13

5.15 试用边沿D触发器构成边沿T触发器。 题5.15 解：

D触发器的特性方程为：QT触发器的特性方程为：Q 所以，D?T?Q

5.17请分析图P5.17所示的电路，要求： （1）写出各触发器的驱动方程和输出方程； （2）写出各触发器的状态方程； （3）列出状态表； （4）画出状态转换图。

nn?1n?1?D

?T?Qn

&ZFF0X&FF1QQ1&1J1K1J1KQQ1CLK图P5.17

题5.17 解： （1） 驱动方程为：

J0?XQ1n K0?1；

n K1?X； J1?XQ0输出方程为：Z?XQ1n （2） 各触发器的状态方程分别为：

n?1nnn； Q1n?XQQ0?XQ1nQ00Q1?n XQ1（3） 状态表为：

X Q1n Q0n 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 （4）状态转换图为：

Q1n+1 Q0n+1 Z 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 1 1 X/ZQ1Q0????1/00/000010/00/0110/01/11/0101/1

图 题解5.17（4）

5.19请分析图P5.19所示的电路，要求： （1）写出各触发器的驱动方程；

（2）写出各触发器的状态方程； （3）列出状态表；

（4）画出状态转换图(要求画成Q3Q2Q1→)。

1FF11JC11KQQ&FF21JC11KQQ&1JFF3QC11KQCLK图P5.19

题5.19 解： （1） 驱动方程为：

J1?K1?1；

J2?Q3nQ1n K2?Q1n；

nnJ3?Q2Q1 K3?Q1n；

（2） 各触发器的状态方程分别为：

Q1n?1?Q1n； n?1nQ2?Q3nQ2nQ1n?Q2Q1n；

n?1nnn Q3?Q3nQ2Q1?Q3Q1n；

（3） 状态表为：

Q3n Q2n Q1n 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 （4）状态转换图为：

Q3n+1 Q2n+1 Q1n+1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 0 Q3Q2Q1111000001110010011100101

图 题解5.19（4）

5.21下图是某时序电路的状态图，该电路是由两个D触发器FF1和FF0组成的，试求出这两

个触发器的输入信号D1和D0的表达式。图中A为输入变量。

图P5.21

题5.21 解：

Q1Q0A0001111001×1111×10D1Q1Q0A0001111000×1011×00D0

图 题解5.21

所以，这两个触发器的输入信号D1和D0的表达式分别为：

n D1?A?Q1n?Q0n D0?AQ1n?AQ05.23 试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制，

当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。 题5.23 解：

由题意可得如下的状态图和状态表：

n?1n?1分离Q2、Q1n?1、Q0的卡诺图，得

Q

n?12

Qn?1 1 Qn?10

n?1nnnnnn Q2?XQ1nQ0?XQ1nQ0?Q2?XQ0?XQ0?Q2Q1n?1???XQQn2n0???XQQ??Q??XQn2n0n1nnn0??XQ??Q

n0n1Q0n?1?Q0n

nnnn所以，J2?XQ1Q0?XQ1Q0 K2?XQ0 ?XQ0n?X?Q0nnnn J1?XQ2Q0?XQ2Q0 K1?XQ0 ?XQ0n?X?Q0nn J0?K0?1 电路能自启动。（图略） 注：答案不唯一

第6章题解：

6.1 试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。

题6.1 解：余3BCD码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。

1FF0S1JFF1Q0S1JC111KRQ11FF2S1JC11KRFF3Q21S1JC11KR&Q3CLK1C11KR图 题解6.1

6.3 试用D触发器和门电路设计一个同步4位格雷码计数器。 题6.3 解：根据格雷码计数规则，计数器的状态方程和驱动方程为:

nnnQ3n?1?D3?Qn3Qn0?Qn3Qn?QQQ1210n?1nnnQ2?D2?Qn2Qn0?Qn2Qn1?Q3Q1Q0

Qn?11?D1?QQ?QQQ?n1n0n3n2n0QQQn3n2n0

nnnQ0n?1?D0?Qn3Qn2Qn?QQQ?1321Qn3Qn2Q?n1Qn3Qn2Qn1按方程画出电路图即可，图略。

6.5 试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。 题 6.5 解：可采取同步清零法实现。电路如图题解6.5所示。

1D0CLRLDENTENPCQ0D1D2D3TC=15RCO74163Q1Q2CLKQ3&图 题解6.5

6.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD码十进制计数器，M=1时电路为5421BCD码十进制计数器，5421BCD码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。

Q3Q2Q1Q00000110000011011001010100011100101001000

图 P 6.7

题6.7 解：实现8421BCD码计数器，可采取同步清零法；5421BCD码计数器可采取置数法实现，分析5421BCD码计数规则可知，当Q2?1时需置数，应置入的数为：

D3D2D1D0?Q3000。加入控制信号M，即可完成电路设计。电路如图题解6.7所示。

0001CLKD0D1D2D3CLRLD74163TC=15ENTENPCQQ1Q2Q30&&11M图 题解6.7

6.9 试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求

各位之间为十进制关系。74160功能表如表6.6所示。

题6.9 解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解6.9所示。

1CLKD0D1D2D3CLRLD74160(1)TC=9ENTENPCQQ1Q2Q301D0D1D2D3CLRLDENT74160(2)TC=9ENPCQQ1Q2Q301D0D1D2D3CLRLDENT74160(3)TC=9ENPCQQ1Q2Q30&图 题解6.9

6.11 图P6.11所示电路是用二—十进制优先编码器74147和同步十进制计数器74160组成

的可控制分频器。已知CLK端输入脉冲的频率为10KHz，试说明当输入控制信号A，

B，C，D，E，F，G，H，I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。

HPRI/BCD7414712481111ABCDEFGHICLK123456789D01D1D2D3TC=91ENTCTR DIV 10ENP74160CYLDCLR1Q0Q1Q2Q3

图 P6.11

10KHz； 910 当B?0时，74160构成模8计数器，Y端输出频率为KHz；

810 当C?0时，74160构成模7计数器，Y端输出频率为KHz；

710 当D?0时，74160构成模6计数器，Y端输出频率为KHz；

610 当E?0时，74160构成模5计数器，Y端输出频率为KHz；

510 当F?0时，74160构成模4计数器，Y端输出频率为KHz；

410当G?0时，74160构成模3计数器，Y端输出频率为KHz；

310 当H?0时，74160构成模2计数器，Y端输出频率为KHz；

2题6.11 解: 当A?0时，74160构成模9计数器，Y端输出频率为 当I?0时，74160循环置9，Y端输出频率为0Hz；

6.13 试用D触发器、与非门和一个2线—4线译码器设计一个4位多功能移位寄存器，移

位寄存器的功能表如图P6.13所示。

SASB0 00 11 01 1图 P6.13功 能右 移左 移同步清零同步置数

题6.13 解: 以i单元示意(左侧为i-1单元，右侧为i+1单元)，示意图如图题解6.13所示。

Qi QFFiCLK 1D & && & SB SA 12 译码0 12 Qi?1Qi?1Di器 3 图 题解6.13

6.15 参照串行累加器示意图（见图6.40），试用4片移位寄存器79194、一个全加器和一个

D触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表6.10所示。

题6.15 解: 8位串行累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使SASB?11，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（SASB?01），在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。

SRG4置数移SB位控制SACLKM31C41→/2←0Q1DC1RDSRSRG4M31C41→/2←0}0}0清零RDDSRD0并行输入低4位RR1,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3D1D2D3DSLCi-1XiYiD01,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3CiD1D2D3DSLFASi并行输出低4位SRG4M31C41→/2←0SRG4M31C41→/2←0}0}0RRDSRD0并行输入高4位1,4D3,4D3,4D3,4D3,4D2,4DDSRQ0Q1Q2Q3D0D1D2D3DSL1,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3D1D2D3DSL并行输出高4位串行输出图 题解6.15

6.17 试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信

号发生器。移位寄存器79194功能表如表6.10所示。 题6.17 解:

（1）电路按下列状态变换(Q0QQ12Q3)：

0000→0001→0011→0110→1101→1010→0100→1000→0000 （2）使74194工作在左移状态(SA＝1，SB＝0)

若考虑自启动，DSL?Q0Q1Q2?Q0Q2Q3 （结果不唯一），电路图如图题解6.17所示。

≥1101CLKCLRDSRD0SBSACQ0D1D2D3DSLSRG474194Q1Q2Q3&&1111

图 题解6.17

6.19 试分析图P6.19所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启

动？移位寄存器79194功能表如表6.10所示。

题6.19 解: 状态转换图如图题解6.19所示。可见，这是一个能自启动的模7计数器。

Q0Q1Q2Q30000000100101000001110011100011111101111图 题解6.19010011011010011001011011

≥1≥1＝1&Y输出1DC1QFF0CLK输入Q01DC1QFF1Q11DC1QFF2Q2110CLKCLRDSRD0SBSACQ0D1D2D3DSLSRG474194Q1Q2Q3&图 P6.18图 P6.19

习题

7.1 若某存储器的容量为1M×4位，则该存储器的地址线、数据线各有多少条？ 题7.1 解：

该存储器的地址线有10条，数据线有2条。

7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存

的最大容量是多少？ 题7.3 解：

该计算机内存的最大容量是232×32位。

7.5 已知ROM的数据表如表P7.5所示，若将地址输入A3、A2、A1和A0作为3个输入逻

辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。

表P7.5

A3A2A1 A0F3F2F1 F00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0

题7.5 解： F3??m(8~15)?A

3F2??m(4~11)?A3A2?A3A2?A3?A2 F1??m(2~5,10~13)?A2A1?A2A1?A2?A1 F1??m(1,2,5,6,9,10,13,14)?A1A0?A1A0?A1?A0

7.7 请用容量为1K×4位的Intel2114芯片构成4K×4位的RAM，要求画出电路图。 题7.7 解：

I/01I/02I/03I/04I/01I/02I/03I/04(1)A0A1…A9R/WCSI/01I/02I/03I/04(２)A0A1…A9R/WCSI/01I/02I/03I/04(3)A0A1…A9R/WCSI/01I/02I/03I/04(4)A0A1…A9R/WCS…………A0A1A9R/W31Y2YY0Y12A10A11

图 题解7.7

7.9 已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函

数输出表达式。

A01????????A11??????与阵列A21????&??&??&A31??&???&&?&≥1????????F0F1F2F3或阵列????≥1????图P7.9

????≥1≥1

题7.9 解：

F0?A0A1?A0A1 F1?A1A2?A1A2

F2?A2A3?A2A3

F3?A3

7.11 假设GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，

XOR(n)?0，请画出OLMC(n)的等效电路图。

题7.11 解：

当GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，

XOR(n)?0时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路

如图题解7.11所示。

CKOE1来自与门阵列1≥1=1EN1I/O(n){１反馈00来自邻级输出(m)CK图 题解7.11

OE

7.13 请问CPLD的基本结构包括哪几部分？各部分的功能是什么？ 题7.13 解：

CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP）、通用逻辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）构成。

全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互

连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。

7.15 若用XC4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB? 题7.15 解：

最少需占用8个CLB。

第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，

产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。

图 题解7.15

第8章习题及解答

8.1 在图8.3（a）用5G555定时器接成的施密特触发电路中，试问：

（1）当VCC?12V时，而且没有外接控制电压时，VT+、VT-和?VT各为多少伏？ （2）当VCC?10V时，控制电压VCO?6V时，VT+、VT-和?VT各为多少伏？ 题8.1 解：⑴ VT?? ⑵ VT??VCO21VCC?8V ， VT??VCC?4V， ?VT?VT??VT??4V； 331?6V ， VT??VCO?3V ，?VT?VT??VT??3V。

28.3 图P8.3（a）为由5G555构成的单稳态触发电路，若已知输入信号Vi的波形如图P8.3

（b）所示，电路在t=0时刻处于稳态。

（1）根据输入信号Vi的波形图定性画出VC和输出电压VO对应的波形。

（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，试说明输出波形会发生

怎样的变化？

VCC(15V)85kΩ5TH6TR2COVR1+-RD4C1∞R0.01μFVC1G1&QG31Vi5kΩC2OUT3VO15VViVR2+-∞VC2&QG2Ot5kΩVCCD71TD

图 P8.3

（a） （b） 题8.3 解：（1）对应的波形如图题解8.3（a）所示。

Vi15VOtVC10VOtVOtWOtWt图 题解8.3（a）

（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，则输出脉冲宽度tW1等

11于电容电压VC从0上升到VCC??15V=7.5V所需时间，因此输出脉冲宽度tW1要比图

22题解8.3（a）波形中tW窄。对应的波形如图题解8.3（b）所示。

Vi15VOtVC7.5VOtVOtW1OtW1t图 题解8.3（b）

8.5 图P8.5（a）所示是用集成单稳态触发电路74121和D触发器构成的噪声消除电路，图

P8.5（b）为输入信号。设单稳态触发电路的输出脉冲宽度tW满足tn?tW?ts（其中tn为

噪声，ts为信号脉宽），试定性画出Q和VO的对应波形。

图 P8.5

题8.5 解：波形图如图题解8.5所示。

Vits0tntQtw0tVo0t

图 题解8.5

8.7 在图8.19所示用5G555定时器构成的多谐振荡器中，若R1?R2?5.1kΩ，C?0.01μF，

VCC?12V，试计算电路的振荡频率和占空比。若要保持频率不变，而使占空比q?1，2试画出改进电路。

题8.7 解：（1）q?T1R1?R22?5.12??? TR1?2R23?5.13 T?T1?T2=(R1?R2)(ln2?R2Cln2)?0.7(R1?2R2)C f?111??9.34?103Hz ??3T0.7(R1?2R2)C0.7?3?5.1?0.01?10 （2）改进电路如题解8.7所示。

VCCRD85kΩR15TH6COVR1+-4C1∞0.01μFVC1G1&QG31D1R2D2RWVCTR25kΩC2OUT3VOCD71VR2+-∞VC2&QG25kΩTD

图 题解8.7

为使占空比为q?1，R1?R2?R。取电容C?0.01?F，而要使振荡频率不变，应使2f?113 Hz ??9.34?10?3T0.7?2R?0.01?10得：R1?R2?7.65kΩ

8.9 分析图P8.9所示电路，说明：

（1）按钮A未按时，两个5G555定时器工作在什么状态？ （2）每按动一下按钮后两个5G555定时器如何工作？

（3）画出每次按动按钮后两个5G555定时器的输出电压波形。

图 P8.9

题8.9 解：⑴ 按钮A未按时，左边的555定时器构成的单稳态触发电路处于稳态状态，

输出为0；右边的555定时器构成的振荡器，处于清零状态。

⑵ 每按动一下按钮后，左边单稳态触发电路的就产生一个宽度为tw的正向脉冲输出， tw?1.1R2C1=1.1S；右边的定时器开始振荡，输出脉冲波形，其振荡周期为

T?0.7(R3?2R4)C3?0.98?10?3S。

（3）波形示意图如题解8.9所示：

Vi0tVo1tw0tVo2

0t图 题解8.9

第9章习题及解答

9.1 数字量和模拟量有何区别？A/D转换和D/A转换在数字系统中有何主要作用？ 题9.1 解：模拟量是指在时间上和幅值上均连续的物理量，数字量是指在时间上和幅值上均

离散的物理量。模拟量通过取样、保持、量化和编码的变换，转换成数字量。A/D转换和D/A转换是数字设备与控制对象之间的接口电路，分别实现模数转换和数模转换。

9.3 在图9.2所示的4位权电阻网络D/A转换器中，如取VREF?6V，试求当输入数字量

d3d2d1d0?0110时的输出电压值？

题9.3 解：根据权电阻网络D/A转换器输出电压的计算公式，当输入数字量d3d2d1d0?0110时的输出电压值为-2.25V。

9.5 图P9.5所示电路是用AD7520和同步十六进制计数器74163组成的波形发生器电路。已知

AD7520的VREF??10V，试画出在时钟信号CLK的连续作用下输出电压VO的波形，并

标出波形图上各点电压的幅度。

?10V?10VVREFVDDRFAD7520Iout1Iout2-+∞AVOd9d8d7d6d5d4d3d2d1d0GND1CLRLDENTENPCLKQ3Q2Q1Q0CTR DIV 1674163CTC=15RCOD3D2D1D0

图P9.5

题9.5 解：由于74163工作在计数状态，所以在时钟信号CLK的连续作用下，它的输出端

Q3Q2Q1Q0从0000~1111不停地循环，AD7520的输入d9d8d7d6也从0000~1111不停地循环。根据AD7520芯片内部的倒T形电阻网络结构和分流原理，即可画出输出电压VO的

波形图。

图 题解9.5

9.7 如果某个模拟信号的最高组成频率是20KHz，那么最低的取样频率是多少？ 题9.7 解：根据取样定理，最小取样频率是40KHz。 9.9 若采用有舍有入量化方式，将0~1V的模拟电压换成四位二进制代码，其量化单位?应

取何值？最大量化误差为多少V？ 题9.9 解：根据有舍有入量化的方法可知：量化单位??

21V，最大量化误差为V。 3131

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