我的课程设计频率计论文 - 图文

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目 录

摘要…………………………………………………………………………………Ⅰ 关键词………………………………………………………………………………Ⅰ Abstract………………………………………………………………………………Ⅱ Keywords……………………………………………………………………………Ⅱ 第1章 绪论…………………………………………………………………………1 1.1EDA技术的产生背景……………………………………………………………1 1.2采用EDA技术频率计的优势……………………………………………………1 1.3频率计的设计要求………………………………………………………………2 1.4频率计的精度与误差要求………………………………………………………2 第2章 EDA技术设计环境…………………………………………………………3 2.1VHDL简介………………………………………………………………………3 2.2CPLD设计流程……………………………………………………………………3 2.3Quartus II介绍……………………………………………………………………4 2.3.1Quartus II的功能……………………………………………………………5 2.3.2Quartus II的设计过程………………………………………………………5 第3章 频率计的设计方案…………………………………………………………5 3.1频率计的设计方法………………………………………………………………5 3.1.1信号说明………………………………………………………………………5 3.1.2主要结构………………………………………………………………………6 3.1.3频率计实现的功能……………………………………………………………6 3.1.4频率计量程……………………………………………………………………6 3.2测频原理…………………………………………………………………………6 3.3动态扫描原理……………………………………………………………………7 3.4设计功能模块……………………………………………………………………7 第4章 频率计的软件设计与仿真分析……………………………………………8 4.1计数模块功能及程序……………………………………………………………8

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4.2锁存模块功能及程序……………………………………………………………10 4.3显示模块功能及程序……………………………………………………………12 4.4分频模块功能及程序……………………………………………………………14 4.5控制模块功能及程序……………………………………………………………16 4.6各模块仿真波形图及仿真分析…………………………………………………19 4.6.1计数器模块仿真………………………………………………………………19 4.6.2锁存模块仿真…………………………………………………………………20 4.6.3显示模块仿真…………………………………………………………………21 4.6.4分频模块仿真…………………………………………………………………22 4.6.5控制模块仿真…………………………………………………………………23 4.7系统原理图及仿真………………………………………………………………24 4.7.1频率计系统原理图……………………………………………………………24 4.7.2系统仿真………………………………………………………………………25 第5章 频率计硬件设计…………………………………………………………27 5.1EPM240开发板介绍……………………………………………………………27 5.1.1EPM240T100C5芯片介绍：…………………………………………………27 5.1.2有源晶体简介…………………………………………………………………28 5.1.3数码管简介……………………………………………………………………28 5.1.4JTAG接口电路…………………………………………………………………29 5.1.5供电电路………………………………………………………………………29 5.2系统硬件连接图…………………………………………………………………30 5.3PCB的设计………………………………………………………………………30 5.4下载调试…………………………………………………………………………31 第6章 结束语……………………………………………………………………34 参考文献……………………………………………………………………………35 致谢…………………………………………………………………………………36

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摘 要

基于EDA技术设计的频率计，依赖功能强大的计算机，通过软件编程，改变EDA芯片的硬件结构和工作方式以实现不同的硬件功能，打破了传统电子电路设计方法，它代替了原有的许许多多外围电路，使电子电路设计不单减少了开发成本和开发周期，而且更加灵活方便。

本设计采用硬件描述语言VHDL对频率计系统进行设计，在EDA软件平台quartus II上编写程序并且通过编译仿真后，再将程序下载到CPLD芯片中实现。最后通过使用protel 99se制作出硬件电路板效果图。

从实验结果上看，采用EDA技术设计的电子电路，可以弥补传统硬件电子电路设计中的不足。使硬件设计像软件设计一样方便，还可以在硬件设计中通过软件平台实现仿真实验。在EDA软件平台quartusII上设计数字频率计，使编译仿真的仿真波形更加清晰，测试点读数精确，参数调节方便。因此软件仿真设计可以节省设计资源，减少设计步骤，缩短设计周期，体现出EDA技术的主要优势。

关键词： EDA技术； 硬件描述语言VHDL； 频率计； quartusII

I

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ABSTRACT：

Based on the frequency of EDA technology, the dependence on powerful computers, software programming, hardware chips EDA change the structure and working methods in order to achieve different hardware features, breaking the traditional methods of electronic circuit design, it replaced the original Xu many more than the external circuit, electronic circuit design not only reduced development costs and development cycles, more flexible and convenient.

The design uses a hardware description language VHDL on the frequency of system design, EDA software platform in the quartus II programming and emulation through the compiler, the program then downloaded to the CPLD chip to achieve. Protel 99se last through the use of circuit board hardware to produce the effect of Fig.

The experimental results from the point of view, the use of EDA techniques of electronic circuit design, can make up for the traditional hardware design of electronic circuits deficiencies. Hardware design as easy as the software design can also be adopted in the hardware design simulation software platform. QuartusII in EDA software platform to design digital frequency meter, so that the compiler of the simulation waveform simulation more clear, accurate readings of test points and parameters to facilitate adjustment. Therefore the design of software simulation design can save resources and reduce design steps and shorten the design cycle, reflecting the main advantages of EDA technology.

Keywords： EDA technology; hardware description language VHDL; frequency meter; quartusII

II

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第1章 绪论

1.1EDA技术的产生背景

上世纪末，在信息技术和电子技术的高速发展下，推动现代电子产品渗透社会各

领域，并有力地推动了社会生产力的发展和社会信息化程度提高。

现代电子设计技术的核心是EDA(Electronic Design Automation电子设计自动化)技术。就是以计算机为辅助工具，使设计者只需要利用EDA软件平台和硬件描述语言就可以完成电子系统的设计，文本选用的开发工具为Altera公司的quartusII和VHDL语言。

在这样的背景下，传统的电子电路的设计方法发生了革命性的突破。在现代高新电子产品的设计和生产中，微电子技术和现代电子设计技术相互促进、相互推动又相互制约。微电子技术代表了物理层硬件电路实现的发展，现代电子设计技术则反映了现代先进的电子理论、电子技术、仿真技术、设计工艺和设计技术与最新的计算机软件技术有机的融合和升华。EDA技术应用是这二者的结合，是这两个技术领域共同的结合体。

1.2采用EDA技术频率计的优势

频率计是电子技术中常用到的一种电子测量仪器，传统所用的频率计大都是采用单元电路设计的，设计过程复杂且时间长，但这次我用EDA技术设计频率计，在设计意义上实现一些突破。

传统手工技术设计的频率计电路复杂、设计周期长、成本高。采用EDA技术就能够克服这一点，它可以把各种模块程序下载在EDA芯片上，输入不同的程序就可以实现不同的功能，使修改设计如同修改软件一样方便，节省了大量的外围电路，并提高了设计效率。

所以我用EDA技术设计的频率计能够大大缩小体积，提高稳定性，减少成本。容易对其内部功能作进一步的修改、维护。

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1.3频率计的设计要求

设计一个数字频率计。要求让被测信号与标准信号一起通过一个闸门，然后用计

数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后通过控制器再用显示译码器，把锁存的结果用LED数码显示管显示出来。该频率计共有五个单元模块即分频模块、控制模块、计数模块、锁存器模块和显示模块。该设计中主要针对于其中的计数模块、锁存器模块和显示模块三两个单元模块进行设计，并且与另一个设计中的分频模块、控制模块综合起来构成一个完整的频率计。

1、用VHDL（或者AHDL语言）对其进行编程，实现 闸门控制信号、计数电路、锁存电路、显示电路等。

2、被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。

3、整个系统设计方案通过QuartusⅡ软件仿真，力争做到硬件调试和软硬件综合测试。

1.4频率计的精度与误差要求

直接测频法可以测出单位时间内脉冲的个数即频率，但是对于较低频率的信号其检测误差会大大增大，例如1.9Hz的信号，在通过1秒的闸门时间内其0.9会被淹没。尽管如此，当测量频率较高时，这类误差可以忽略。但为了设计简便，因此本设计选用了这个容易实现的测频方法。

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第2章 EDA技术设计环境

EDA技术采用多种设计输入方式，内部有强大的库，在电子设计的各个阶段、各

个层次都可以通过计算机模拟仿真验证。为设计人员提供了优越的设计环境。

2.1VHDL简介

VHDL是VHSIC Hardware Description Language的缩写，其中VHSIC是Very High Speed Integrated Circuit 的缩写。VHDL的中文全名是：超高速集成电路硬件描述语言。VHDL是美国国防部在70年代末和80年代初提出的VHSIC（Very High Speed Integrated Circuit）计划的产物。VHDL于1987年由IEEE1076标准所确认，1993年IEEE1076升级为IEEE1164，1996年基于IEEE1076－1993的仿真和综合工具问世。1997年发布IEEE1076.1即同时能够描述数字和模拟电路的VHDL语言标准(VHDL-AMS，AMS -- Analog and Mixed Signal )。VHDL既可以被计算机阅读，又可以被人阅读，它支持硬件的设计、验证、综合和测试，并且支持硬件设计数据的交换、维护、修改和硬件的实现。VHDL因其强大的语言结构，多层次的描述功能，良好的移植性以及快速的ASIC转换能力，获得了广泛的应用。VHDL在描述数字系统时，可以使用前后一致的语意和语法，跨越多个描述层次和多个领域进行混合描述，VHDL已经成为不同计算机辅助设计工具的标准语言。

2.2CPLD设计流程

完整地了解利用EDA技术进行设计开发的流程有利于正确地选择和使用EDA软件,优化设计项目,提高设计效率。一个完整的、典型的EDA设计流程也是EDA工具软件本身的组成结构。其设计流程包括： 1.设计输入

状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘制出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。

波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA工具该黑盒电子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子电路的设计。

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原理图输入方法即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图编辑绘制完成后，原理图编辑器将对输入的图形文件进行排错，之后再将其编译成适用于逻辑综合的网表文件。

HDL文本输入方法就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序,进行编辑输入。 2.综合

整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 3.适配

适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 4.时序仿真与功能仿真

仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。 5.编程下载

把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证（Hardware Debugging）。 6.硬件测试

最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一的测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。

2.3QuartusII介绍

Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

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2.3.1 Quartus II的功能

1.支持的器件：支持 Altera 最新的器件系列以及大部分老器件系列。 2.设计输入：

QuartusII支持的设计输入方式主要有5种：图形输入、设计框图输入、AHDL、VHDL和Verilog HDL。 3.设计编译：

逻辑综合及自动适配；错误自动定位。 4.设计校验：

时序分析；功能仿真；时序仿真；波形分析/模拟器；生成一些标准文件为其他EDA工具使用。

5.器件编程（Programming）和配置(Cofiguration)。

2.3.2 QuartusII的设计过程

1.设计输入

用户使用QuartusII提供的图形编辑器和文本编辑器实现图形、HDL的输入，也可输入网表文件。 2.项目编译

完成对设计的处理。QuartusII提供了一个完全集成的编译器（Compiler）。它可直接完成从网表提取到最后编程文件的生成。在编译过程中生成的一系列标准文件可进行时序模拟，适配等。若在编译的某个环节出错，编译器会停止编译，并告诉错误的原因及位置。 3.项目校验

完成对设计的功能时序仿真、时序分析，判断输入输出间的延迟。 4.项目编程

将你的设计下载/配置到你所选择的器件中去。

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第3章 频率计的设计方案

3.1频率计的设计方法

基于以上EDA技术的优点，我们用EDA的设计方法来设计频率计，其原理框图如下：

图3-1频率计结构方框图

3.1.1信号说明

fin：输入待测频率信号；最高可测频率为9999kHZ；

（说明：计数器只能对方波信号进行计数。）

clk0：输入时钟信号； clk1：经分频后的时钟信号； clk2：经分频后的扫描信号； clr：清零信号； en：计数使能信号； load：输出锁存信号；

q6~q0：计数输出信号； d6~d0：锁存器输入信号；

led：显示输出，四个十进制数和小数点；

3.1.2主要结构：

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输入信号在锁存时钟信号上升沿时进行锁存。

锁存模块程序： library ieee;

use ieee.std_logic_1164.all; entity lock5 is --锁存模块 port(lock:in std_logic;

d6,d5,d4,d3,d2,d1,d0:in std_logic_vector(3 downto 0); --锁存输入信号 q6,q5,q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0)); --锁存输出信号end lock5;

architecture a of lock5 is begin process(lock)

variable t6,t5,t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); --锁存信号内部变量 begin

if lock'event and lock='1' then --在基准时钟上升沿进行锁存 t6:=d6; t5:=d5; t4:=d4; t3:=d3; t2:=d2; t1:=d1; t0:=d0;

end if; --否则，当锁存信号lock为0时，锁存输出信号 q6<=t6; q5<=t5; q4<=t4; q3<=t3; q2<=t2; q1<=t1;

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q0<=t0; end process; end a;

4.3显示模块功能及程序

CPLD的引脚资源总是有限的。因此对于多个数码管显示，可以采用扫描方式来实现动态显示。实现方法是将频率计的4个数码管并联起来，用片选信号依次点亮，进行循环显示，即一个数码管显示之后另一个数码管马上显示，利用人眼的暂留特性，可以看到多个数码管同时显示的效果。程序所生成的显示模块框图如图4-3所示：

图4-3 显示模块框图

由图4-3可以看出，xuan[3..0]是动态扫描模块的位选端，dout[6..0],dot是输出端。此处只用到四个数码管进行动态扫描。

显示模块程序： library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity saomiao is port(clk2:in std_logic;

q4,q3,q2,q1,dian:in std_logic_vector(3 downto 0);--高四位和小数点输入 xuan:out std_logic_vector(3 downto 0); --模四计数器 Dout:out std_logic_vector(6 downto 0); --7段译码输出

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dot:out std_logic); --小数点输出 end saomiao;

architecture behav of saomiao is

Signal xuan2:std_logic_vector(2 downto 0); Signal Dout0:std_logic_vector(3 downto 0); begin

p1:process(clk2,xuan2) --模四计数器，数码管选位信号 begin

if clk2'event and clk2='1' then If xuan2>=\ xuan2<=\ else xuan2<=xuan2+1; end if; end if; End process p1;

p2:process(xuan2,q4,q3,q2,q1,dian,clk2) begin

If clk2'event and clk2='1' then Case xuan2 is

when \ --选择数码管1时，放q1和小数点进去

when \--选择数码管2时，放q2和小数点进去

when \--选择数码管3时，放q3和小数点进去

when \--选择数码管4时，放q4和小数点进去

when others =>dout0<=\ --当其他情况时，放1111和小数点0进去 End case; End if;

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End process p2; P3:process (dout0) begin case dout0 is

when\--当信号dout0为0000时译码输出1000000到dout when\--当信号dout0为0001时译码输出1111001到dout when\--当信号dout0为0010时译码输出0100100到dout when\--当信号dout0为0011时译码输出0110000到dout when\--当信号dout0为0100时译码输出0011001到dout when\--当信号dout0为0101时译码输出0010010到dout when\--当信号dout0为0110时译码输出0000010到dout when\--当信号dout0为0111时译码输出1111000到dout when\--当信号dout0为1000时译码输出0000000到dout when\--当信号dout0为1001时译码输出0010000到dout when others =>dout<=\--当信号dout0为其他情况时译码输出1111111到dout end case; end process p3; End architecture behav ;

4.4分频模块功能及程序

从晶振时钟50MHz分出系统所需的几个时基信号。以下clk1是对输入时钟信号进行2分频，即每计到24999999个上升沿，输出信号翻转一次。clk2是对输入时钟信号进行10000分频，即每计到499个上升沿，输出信号翻转一次。根据系统需要，可以修改分频系数得到所需频率。clk1是作为系统基准时钟，clk2是作为显示扫描信号。程序所生成的分频模块框图如图4-4所示。

图4-4 分频模块框图

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分频模块程序： library ieee;

use ieee.std_logic_1164.all; entity fdiv is

port(clk0:in std_logic; --输入系统时钟 clk1:out std_logic; --输出1hz时钟信号 clk2:out std_logic); --输出显示扫描时钟信号 end fdiv; architecture a of fdiv is begin p1:process(clk0)

variable cnt:integer range 0 to 24999999; --分频系数为24999999 variable ff:std_logic; begin

if clk0'event and clk0='1' then if cnt<24999999 then cnt:=cnt+1; else cnt:=0;

ff:=not ff; --反向 end if; end if; clk1<=ff; end process p1; p2:process(clk0)

variable cnn:integer range 0 to 499; --分频系数为499 variable dd:std_logic; begin

if clk0'event and clk0='1' then if cnn<499 then

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仿真分析：

图4-12和图4-13是整个频率计的仿真波形图，分频器我是省略去的。我添加两个输入信号clk1和clk2作为分频器的输出。据书上记载,通常显示扫描频率可用50HZ,而每位选通显示的时间一般不低于1ms。所以clk2为20ms，clk1为基准时钟，我把它的时间设置为1s。然后随意添加一个130多ns的被测信号fsin进去。在图4-12中频率都很高，所以显示不清晰。我就局部放大了仿真图。xuan[0]~xuan[3]在不停的按顺序选择数码管。同时dot在选择相应的数码管时输出对应的小数点信号。dout则在对应的数码管的位置上显示数值。从仿真的结果上看，是正确的。

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第5章 频率计的硬件设计

5.1EPM240开发板介绍

本人使用的开发板实采用Altera公司maxII系列的EPM240芯片而设计的。帮助我们降低学习成本和快速进入可编程逻辑器件的设计开发领域。提供一个帮助我们快速学习可编程逻辑器件的硬件平台。开发板上使用JTAG接口对芯片进行编程，ByteBlaster下载线可以下载Altera公司的所有FPGA/CPLD芯片。

5.1.1EPM240T100C5芯片介绍：

选用Altera公司目前市场性价比较高的MAXII系列的CPLD。

Altera推出的MAX II器件系列是具有革命性的CPLD产品。MAX II系列和上一代MAX产品相比，成本降低了一半，功耗只有其1/10，同时保持MAX系列原有的瞬态启动、单芯片、非易失性和易用性。新的系列器件容量翻了两番，性能是上一代MAX CPLD的两倍多，使消费类、通信、工业和计算机产品的设计者能够采用MAX II系列器件代替昂贵和不够灵活的小型ASIC和ASSP。

EPM240是硬件电路的核心芯片，本次设计中的所有模块的VHDL程序都要下载到EPM240中进行调试。最后将输出信号送入数码管（如图5-1所示），引脚接显示电路部分，通过数码管显示出来。

图5-1 EPM240T100C5引脚图

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5.1.2有源晶体介绍

采用有源晶体频率为50MHZ给CPLD的P12提供时钟。如图5-2所示。

图5-2 有源晶体电路

5.1.3数码管介绍

4个动态数码管是共阳型。通过 PNP管驱动。I/O 口分配如下：LED1:P86 LED2:P87 LED3:P89 LED4:P91

A到H段码为：LEDA : P85 LEDB : P84 LEDC : P83 LEDD : P82 LEDE : P81 LEDF : P78 LEDG : P77 LEDH : P76 当LED1到LED8其中一个为低电平，LEDA到LEDDP为低电平时数码管亮。如图5-3所示。

图5-3 数码管与三极管

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5.1.4JTAG接口电路

数据线连接频率计板上的接口，程序就通过这个接口，最后输入到EPM240中。如图5-4所示。

图5-4 JTAG接口电路

5.1.5供电电路

EPM240以及其外围电路的供电就是靠这下面的供电电路提供5V的直流电压。有两种供电方式，USB供电和5V电源供电（con3）。如图5-5所示。

图5-5 供电电路

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5.2系统硬件连接图

图5-6 主要硬件连接

5.3PCB的设计

在做成实际的电路板之前，先应用PROTEL99 SE软件设计出PCB板。PCB板是由原理图设计出来的，先绘制出原理图如前面图5-6所示，然后由原理图生成相应的网络表，再装载网络表设计PCB板。设计出的PCB板如图5-7所示。

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图5-7 频率计PCB图

实际的PCB板的效果图如图5-8所示。

图5-8 频率计PCB板效果图

5.4下载调试

程序编写完，并且仿真过没有问题后就开始下载调试了。其实最好在建立project之前就要选定好芯片和芯片基本信息。

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以上做完就可以开始确定引脚。这是对所设计的数字显示的频率计电路进行硬件测试最重要的一步，将其输入输出信号锁定在开发系统的目标芯片引脚上，并重新编译。

本次设计的频率计共有2个输入引脚，1个输出引脚和两个总线输出。将系统时钟信号clk锁定在芯片的pin-12引脚，待测频率信号fsin是不断变化的，以测量不同的频率值我这里把它设置成pin-33；输出引脚：xuan[3..0]分别接到pin-91、pin-89、pin-87、pin-86引脚。dout[6..0]分别接到pin-85、pin-84、pin-83、pin-82、pin-81、pin-78、pin-77七个引脚，这7端接七段显示译码管的输入端g—a。还有最后dot接到pin-76，数码管的小数点引脚，如图5-9所示。然后重新编译一次，即可保存所锁定的引脚。

图5-9 管脚锁定

管脚锁定后还有重要的一步，那就是在Setting2里面的Device>Device&pin options>unused pins书签中把所有不需要用到的管脚都设置为As input tri-stated状态。这样就可以避免在测试中其他不用的管脚有问题出现。

然后就可以对目标芯片进行编程下载，完成频率计电路的最终开发，如图5-10

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所示。连接好带epm240芯片的板的电源线和下载线后，在菜单Tool中选择Programmer，选中要仿真项目，点击Start，开始下载。

图5-10 编程下载

成功下载文件后，在找到实验箱上的频率发生接口，在上面用fsin连接实验箱上的频率端口，并且在各时钟信号之间变换，同时观察数码管输出档位和所测频率值。当系统频率clk输入信号更改时，可能会产生量程变换，小数点移位。验证调试结果如表5-10所示，输入不同的测试频率信号，数码管可显示相应的数值，显示数值准确。

试验箱输入频率 1024KHZ 50HZ 400KHZ 频率计显示数值（单位KHZ） 1024. 0.050 400.0 表5-10 下载测试结果

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第6章 结束语

在本次毕业设计中，我主要采用计算机，利用硬件描述语言VHDL和EDA软件平台quartus2设计4位十进制数字显示的数字式频率计系统，使用时只要经过一秒的闸门时间计算频率数值。然后通过寄存器中选择内部7位计数器中的高四位的数值，并且自动选择合适量程。进行动态扫描显示,即可实现测频的目的。这种利用EDA技术设计频率计，打破了传统意义上使用单元电路或单片机技术实现频率计的设计方法，大大简化了电路结构，减少了开发时间和开发成本。

本论文首先介绍了EDA技术的产生背景、EDA技术设计的优势。接下来主要说明设计的频率计的其中三个功能模块并且附带其余模块，设计思路及采用的电路部分，各元器件的连接和电路布线。最后用VHDL语言进行软件编写，经过多次仿真与修改，最终基本上实现了设计的要求。

通过本次毕业设计，使我的电子电路设计开发能力得到了很大的提高。同时，通过学习EDA技术，我们可以直接用CPLD来设计完成硬件电路的工作。设计过程中，在指导教师刘翠芳的引导下对EDA技术进行系统地学习，并参考各种相关文献，和高志平合作共同增强了的电子器件设计的能力，为今后的工作和进一步学习奠定坚实的基础。设计中还存在着许多不足之处，希望各位老师提出宝贵意见和建议。

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参考文献

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致 谢

经过三个多月的努力，终于迎来了收获的时刻。无论是实验指导，还是毕业设计的修改，刘翠芳老师都倾注了大量的心血。我的毕业设计经过了刘翠芳多次的细心批注最终完善起来。老师渊博的知识、耐心的教学态度、强烈的责任心让我终生难忘，受益匪浅。

在大学学习期间，我还得到了其它众多老师和同学们的关怀和帮助，还有亲人给我在大学四年求学提供生活保障，感谢他们在我身后给与支持；他们是我对理想坚持追求的勇气和力量的源泉。

最后我还要感谢我的母校----广州大学松田学院四年来对我的培养！

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