下面程序是1位十进制计数器的VHDL描述

下面程序是1位十进制计数器的VHDL描述，试补充完整。 2. 下面是一个多路选择器的VHDL描述，充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;

END CNT10;

ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN -- 边沿检测 IF Q1 > 10 THEN Q1 <= (OTHERS => '0'); -- 置零 ELSE Q1 <= Q1 + 1 ; -- 加1 END IF; END IF; END PROCESS ; Q <= Q1; END bhv; 三、VHDL程序改错 仔细阅读下列程序，回答问题

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7SEG IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7SEG; ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC; BEGIN SYNC : PROCESS(CLK, A) BEGIN IF CLK'EVENT AND CLK = '1' THEN TMP <= A; END IF; END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP IS WHEN \\> LED7S <= \0111111\ WHEN \\> LED7S <= \0000110\ WHEN \\> LED7S <= \1011011\ WHEN \\> LED7S <= \1001111\ WHEN \\> LED7S <= \1100110\

1

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B : IN

STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT

STD_LOGIC_VECTOR(7 DOWNTO 0)) ; END bmux;

ARCHITECTURE bhv OF bmux IS BEGIN y <= A when sel = '1' ELSE B; END bhv;

-- 1

-- 2 -- 3 -- 4 -- 5 -- 6 -- 7 -- 8 -- 9 -- 10 -- 11 -- 12 -- 13 -- 14 -- 15 -- 16 -- 17 -- 18 -- 19 -- 20 -- 21 -- 22 -- 23 -- 24

WHEN \\> LED7S <= \1101101\ WHEN \\> LED7S <= \1111101\ WHEN \\> LED7S <= \0000111\ WHEN \\> LED7S <= \1111111\ WHEN \\> LED7S <= \1101111\ END CASE; END PROCESS; END one;

-- 25 -- 26 -- 27 -- 28 -- 29 -- 30 -- 31 -- 32

1. 在程序中存在两处错误，试指出，并说明理由：

第14行 TMP附值错误 第29与30行之间，缺少WHEN OTHERS语句 2 修改相应行的程序：

错误1 行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 错误2 行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= \ 四、阅读下列VHDL程序，画出原理图（RTL级）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC); END ENTITY HAD;

ARCHITECTURE fh1 OF HAD IS BEGIN c <= NOT(a NAND b); d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;

五、请按题中要求写出相应VHDL程序 1.

带计数使能的异步复位计数器 输入端口： clk

rst en

时钟信号 异步复位信号 计数使能 同步装载

（装载）数据输入，位宽为10

计数输出，位宽为10

load data 输出端口： q

2

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT1024 IS

PORT (

CLK, RST, EN, LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );

END CNT1024;

ARCHITECTURE ONE OF CNT1024 IS BEGIN

PROCESS (CLK, RST, EN, LOAD, DATA)

VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); IF RST = '1' THEN

Q1 := (OTHERS => '0'); IF LOAD = '1' THEN

Q1 := DATA; IF EN = '1' THEN

Q1 := Q1 + 1; END IF; ELSE

ELSIF CLK = '1' AND CLK'EVENT THEN BEGIN

END IF;

END IF; Q <= Q1;

END PROCESS;

END ONE;

2 看下面原理图，写出相应VHDL描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS

PORT (

E, A : IN STD_LOGIC; Y : INOUT STD_LOGIC; B : OUT STD_LOGIC);

eabyEND TRI_STATE;

ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN

PROCESS (E, A, Y) BEGIN

3

IF E = '0' THEN

B <= Y; Y <= 'Z'; B <= 'Z'; Y <= A;

ELSE

END IF;

END PROCESS;

END BEHAV; 六、综合题

下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。试分别回答问题

信号预处理放大采样/保持AD574ADDataSTATUSCSCEA012rddata112wrenadram（lpm_ram_dp）12rddatardaddr10Control10wraddrCntclrAnalogInRCK12_8CLKClkInc地址计数器FPGA采集控制

下面列出了AD574的控制方式和控制时序图 AD574值表（X

CE 0 X 1 1 工作时 1.

要

1 1 1 CS X 1 0 0 0 0 0 RC X X 0 0 1 1 1 K12_8 X X X X 1 0 0 A0 X X 0 1 X 0 1 工 作 状 态 禁止 禁止 启动12位转换 启动8位转换 12位并行输出有效 高8位并行输出有效 低4位加上尾随4个0有效 求AD574工

中如何设置

序：

AD574逻辑控制真表示任意）

作在12位转换模式，K12_8、A0在controlK12_8为‘1’，A0为‘0’ 2. 3.

试画出control的状态机的状态图 类似书上图8-4

对地址计数器模块进行VHDL描述 输入端口：clkinc

输出端口：rdaddr library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

计数脉冲

计数器清零 RAM读出地址，位宽10位 cntclr

4

entity addr_cnt is

port (

clkinc, cntclr : in std_logic;

wraddr : out std_logic_vector (9 downto 0) );

end addr_cnt;

architecture one of addr_cnt is

signal tmp : std_logic_vector (9 downto 0); process (clkinc, cntclr) begin

if clkinc'event and clkinc = '1' then

if cntclr = '1' then

tmp <= (others => '0'); tmp <= tmp + 1; else end if;

begin

end if;

end process; wraddr <= tmp;

end one; 4.

根据状态图，试对control进行VHDL描述 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is

port (

addata : in std_logic_vector (11 downto 0); status, clk : in std_logic;

cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) );

end control;

architecture behav of control is

type con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st; signal lock : std_logic;

signal reg12 : std_logic_vector (11 downto 0); a0 <= '0'; k12_8 <= '1'; ce <= '1'; cs <= '0';

REGP : process (clk) begin

if clk'event and clk = '1' then

cst <= nst;

begin

5

本文来源：https://www.bwwdw.com/article/c1vv.html