ch07-2随机存取存储器

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7.2 随机存取存储器(RAM)7.2.1 静态随机存取存储器(SRAM)7.2.2 同步静态随机存取存储器(SSRAM)7.2.3 动态随机存取存储器

7.2.4 存储器容量的扩展

7.2 随机存取存储器(RAM)7.2.1 静态随机存取存储器(SRAM) 1 SRAM 的本结构 CE WE OE =100 高阻 CE WE OE =010 输出Ai+1

列译码

An-1

行译码

存储阵列

CE WE OE =00X 输入CE WE OE =011 高阻

CE WE OE

I/O 电路

I /O0

I /Om-1

SRAM 的工作模式工作模式保持 (微功耗) 读写输出无效 CE 1 0 0 0 WE X 1 0 1 OE X 0 X 1 I /O 0 ~ I /O m -1 高阻数据输出数据输入高阻

1. RAM存储单元静态SRAM(Static RAM)Xi (行选择线)

本单元门控制管:控制触发器与位线的接通。Xi =1时导通VDD VGG 存储单元 T4 T6 T2 位线 B

来自列地址译码器的输出T3 位线 T5 T1

来自列地址译码器的输出

数据 D 线

双稳态存储单元电路Yj (列选择线)

T8 数据 D 线

列存储单元公用的门

控制管，与读写控制电路相接

Yi =1时导通

1. RAM存储单元静态SRAM(Static RAM)Xi (行选择线)

Xi =1 T5、T6导通

VDD VGG T3 T4 T6 T1 T2 T5

存储单元

触发器与位线接通Yj =1 T7 、T8均导通触发器的输出与数据线接通，该单元通过数据线读取数据。

位线

位线 B

数据 D 线

T8 数据 D 线

Yj (列选择线)

3.SRAM的读写操作及时序图读操作时序图tRC 地址 tOHA 输出数据上一个有效数据数据输出有效读出单元的地址有效 tAA

(a)CE OE 高阻 tLZCE tACE tDOE tLZOE 数据输出数据输出有效 tHZOE tRC tHZCE

(b)

3.SRAM的写操作及时序图写操作时序图tWC 地址 CE tSA tAW WE tSD 数据输入数据有效tWC 地址 CE tAW WE tSA 数据 tSD 输入数据有效 tHD tHA 地址有效

地址有效 tSCE tHA tHD

7.2.2 同步静态随机存取存储器(SSRAM)SSRAM是一种高速RAM。与SRAM不同, SSRAM的读写操作是在时钟脉冲节拍控制下完成的。A CP数据选择器地址寄存器 A A1 D1 Q 1 A1 A0 D Q 0 0 0 丛发控制逻辑

ADV

写地址寄存器

地址译码输存储阵列出放大输入驱动输入寄存器

CE WE

读写控制逻辑

I /O

寄存地址线上的地址

2位二进制计数器, 处理A1A0数据选择器地址寄存器 A A1 D1 Q 1 A1 A0 D Q 0 0 0 丛发控制逻辑

ADV=0:普通模式读写CP ADV=1:丛发模式读写WE =0:写操作 WE =1:读操作ADV

写地址寄存器

地址译码输存储阵列出放大输入驱动输入寄存器

CE WE

读写控制逻辑

I /O

寄存各种使能控制信号，生成最终的内部读写控制信号； OE

寄存要写入的数据

ADV=0:普通模式读写WE =0:写操作 WE =1:读操作

普通模式读写模式:在每个时钟有效沿锁存输入信号,在一个时钟周期内,由内部电路完成数据的读(写)

操作。1 2 3 4 5 6 7 8 9 10 11

CP CE ADV WE A I/OA1 A2 O(A1) A3 O(A2) O(A3) A4 A5 O(A4) A6 I (A5) A7 I (A6) A8 O(A7) I (A8) A9

读A1 地址单元数据

I/O输出A1 数据; 开始读A2 数据

I/O输出A2 数据; 开始读A3 数据

片选无效

开始 I/O输 I/O输 I/O输读A4 出A4 入A5 出A6 地址数据; 数据; 数据; 单元开始开始开始数据写A5 写A6 读A7 数据, 数据数据

ADV=1:丛发模式读写丛发模式读写模式：在有新地址输入后,自动产生后续地址进行读写操作,地址总线让出1 CP CE ADV WE A I/O A1 A2O(A1) O(A1+1) O(A1+2 ) O(A2) O(A2+1 O(A2+2) O(A2+3) )

A3O(A2) I (A3) I (A3+1)

读A1 丛发丛发读A2 丛发丛发丛发地址模式模式地址模式模式模式单元读读单元读读读数据 A1+1 A1+2 数据 A2+1 A2+2 A2+3 中的中的中的中的中的数据数据数据数据数据

丛发模式重新读A2 中的数据

SSRAM的使用特点：在由SSRAM构成的计算机系统中，由于在时钟

有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM 的同时，可以处理其他任务，从而提高了整个

系统的工作速度。

7.2.3 动态随机存取存储器1、动态存储单元及基本操作原理写操作:X=1WE =0

T导通，电容器C与位线B连通刷新缓冲器

输入缓冲器被选刷新R 通，数据DI经缓冲行选线X 器和位线写入存储单元如果DI为1,则向电容器充电，C存 1;反之电容器放电,C存0 。

存储单元

输出缓冲器/ 灵敏放大器

读/写 WEI

输入缓冲器

位线 B

读操作:X=1

WE =1

T导通，电容器C与位线B连通输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出刷新R 行选线X 输出缓冲器/ 灵敏放大器 / T 刷新缓冲器

每次读出后，必须及时对读出单元刷新，即此时刷新控制R也为高电平， DO 则读出的数据又经刷新 WE 缓冲器和位线对电容器C D 进行刷新。

输入缓冲器

位线

7.2.4 存储器容量的扩展1. 字长(位数)的扩展---用4KX4位的芯片组成4KX16位的存储系统。A11

┇ A0

· · ·

WEWE

· · ·CE A0 4K×4位 D1 D2 A11I/O0 I/O1 I/O2 I/O3

WE CE

A11

4K×4位I/O0 I/O1 I/O2 I/O3

D12 D13

D14

D15

位扩展可以利用芯片的并联方式实现。

7.2.4 RAM存储容量的扩展2. 字数的扩展—用用8KX8位的芯片组成32KX8位的存储系统。芯片:A0 ~ A12 芯片数=4A0 CE1 D0 A0 CE12

A1 RAM1 D7

0000H 0001H 0002H ┇ 1FFFH2000H 2001H 2002H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH

系统地址线数=15 系统:A0 ~ A14 A13 ~ A14?

A12

RAM1 D 7

A0 CE1A12

RAM1 D 7

A0 CE12

A1 RAM1

32K×8位存储器系统的地址分配表各 RAM 芯片 Ⅰ译码器有效输出端

扩展的地址输入端 A14 A13

8K×8位RAM芯片地址输入端A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

对应的十六进制地址码0000H 0001H 0002H ┇ 1FFFH 2000H 2001H 2002H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH

0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 1 1

Ⅱ

0 1

Ⅲ

1 0

Ⅳ

1 1

CE WE

D7 D0

8K 8 位 (Ⅰ) 13 A12 A0 D7 D0 8

CE A14 A13 A1 A0 Y0 Y1 WE

74139 Y2 Y3 EN

8K 8 位 (Ⅱ) 13 A12 A0 CE WE D7 D0 8