数字时钟实验报告

EDA与数字系统课程

设计报告书

专 业（班 级）： 自动化2011级 姓 名（学 号）： 丁兴宇 20111965 指 导 教 师： 刘春 朱维勇 胡存刚 指 导 单 位： 电气与自动化工程学院

目录

中文摘要 英文摘要

实验一············································6 实验二············································7 实验三············································8 实验四············································9 数字时钟实验 一．设计说明

1.功能说明·········································10 2.功能简介·········································10 二．各模块设计原理

1.扫描显示模块及原理·······························11 2.时钟计时模块电路图及原理·························13 3.整点报时模块·····································15 4.闹铃模块·········································16 三．管脚分布······································19 四.讨论与心得······································20 参考文献··········································21 附件··············································22

中文摘要

本文是基于Altera公司出品MAX+Plus2软件以及相应的ALTERA FLEX EPF10K10LC84-4实验

平台完成的数字时钟实验，使我们清楚地了解到我们身边的数字时钟的功能是怎样实现的。

数字时钟实验主要包含两个主体时钟基本功能电路、闹钟电路。 主体一：主要涉及模60与模24计数器、动态显示控制电路、分频器主要整点报时电路， 这些电路都是以模块封装好的，以便其他电路调用。以计数器构成计时部件，通过分频器分出的1HZ脉冲计时，调用动态显示电路显示，通过整点报时电路控制蜂鸣器。

主体二：主要涉及模60与模24计数器、显示控制电路、4个数据比较器。以模60与模24计数器构成定时与存储电路，调用动态显示控制电路显示，通过4个数据比较器比较时钟与闹铃的小时、分钟，和后续与门控制蜂鸣器。

英文摘要(Abstract)

This article is based on Altera MAX + Plus2 software company produced and the corresponding ALTERA FLEX

EPF10K10LC84-4 experimental platform to complete the digital clock experiments, so that we clearly understand our side of the digital clock function is how to achieve. Digital clock experiment consists mainly of two basic functions of the body clock circuits, alarm circuits.

The main one: mainly related to mold 60 and the mold 24 counters, dynamic display control circuit, the whole point timekeeping main divider circuits, which are packaged in modules, so that other circuits calls. To constitute a timing counter parts, through the separation of the 1HZ divider pulse timing, called dynamic display circuit display, through the whole point timekeeping circuit control buzzer.

Subject II: mainly related counter mold 60 and the mold 24, a display control circuit, four data comparator. Mold 60 and the mold 24 to form counter timing and memory circuit,

called dynamic display control circuit shows that by four data comparator compares the clock and the alarm hour, minute, and follow-up with the door control buzzer. 关键词：

MAX+Plus2软件 EPF10K10LC84-4 基本功能电路 闹钟电路

数字时钟

全都是0。

二．各模块设计原理

1.扫描显示模块及原理

扫描时钟CLK在某一周期内，3-8译码器输入扫描信号SEL2 SEL1 SEL0，译码器输出位控信号MS8-MS1，控制八位显示器开关管。此时，只有一个显示器点亮。

四位八选一数据选择器根据数据选择信号SEL2 SEL1 SEL0的数值从八路输入数据中选择一路数据（一位BCD码）送给BCD七段显示译码器，通过BCD七段显示译码器译成七段显示码，驱动七段显示器，显示具体内容。

在连续8个时钟周期内，八个显示器轮流点亮一个时钟周期。只要输入连续时钟CLK，就能实现吧个显示器扫描显示。

利用人眼的视觉惯性，扫描频率应该大于50HZ，根据计数器的分频关系，实际扫描频率CLK应该大于200HZ左右。

八选一数据选择器电路图及编码如下

2. 时钟计时模块

数字钟的计时电路包括秒位、分位、时位三部分。其中秒位与分位均为60进制计时，时位为24进制计时。这样我们只需设计模60和模24两种计数器即可。秒向分进位，分向时进位，这样把两个模60和一个模24计数器级联就可以得到时钟的计时电路。

a.60进制计数器

60进制采用十进制的74160和十六进制的74161组合，74160做低位，到10时给74161进位。选择了4个输入的与非门来连接74 160的Q3、Q0输出端和74161的Q6、Q4输出端。从而实现59跳0的60进制计数器组合电路。RESET是置零，CLK是脉冲信号。Co是给下一个60进制或24进制进位输出。Q[3..0]和Q[7..0]是晶体管上的分、秒的十位和个位。

封装后如下

b.24进制计数器

24进制的组合电路和60 进制差不多，由于小时前面没有进位了，所以少了个进位输出。并且选择了3个输入的与非门来连接74 160的Q1、Q0输出端和74161的Q5输出端。从而实现23跳0的24进制计数器组合电路。

电路图和封装电路图如下

3.整点报时模块

整点报时原理是利用时钟的分钟和秒都为零时给蜂鸣器一个信号，使其发声。时间持续1秒钟。可以看到的是，上图中有个CL信号。它是闹铃的信号，它与整点报时的信号共用一个蜂鸣器。下面会有解释。

本文来源：https://www.bwwdw.com/article/bf0f.html