第6章-时序逻辑电路

6 时序逻辑电路

6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。

解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。

6.1.2

已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。

解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

1

6.1.3

已知状态图如图题6.1.3所示，试列出它的状态表。

解：按图题6.1.3列出的状态表如表题解6.1.3所示。

6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。

解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

2

6.1.6

已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电

路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。

解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。

6.2 同步时序逻辑电路的分析

6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。

3

解：由所给电路图可写出该电路的状态方程和输出方程，分别为

Qn?1?A?QnZ?AQ

其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。

6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，画出在图题6.2.2（b）所示波形作用下，Q和Z的波形图。 解：由所给电路可写出该电路的状态方程和输出方程

4

Qn?1?ZQ?ZQn??nnnn?(AQ?AQ)Q?(AQn?AQ)Qn?AQ?AQn?Ann

Z?A?Q其状态表如表题解6.2.2所示，状态图如图题解6.2.2（a）所示，Q和Z的波形图如图题解6.2.2（b）所示。

6.2.3

试分析图题6.2.3所示时序电路，画出状态图。

5

解：由图题6.2.3所示电路写出其状态方程组和输出方程，分别为

nQ1n?1?Q0

n?1Q0?A

Z?AQ0Q1其状态表如表题解6.2.3所示，状态图如图题解6.2.3所示。

6

6.2.4

分析图题6.2.4所示电路，写出它的激励方程组、状态方程组和输出方程，画出状

态表和状态图。

解：该电路的激励方程组为

J0?Q1J1?Q0K0?AQ1K1?1

状态方程组为

nnnnQ

n?11n?10?QQ1nn0Q输出方程为

?Q1Q0?AQ1Q?Q1(Q0?A)nn0

Z?AQ1Q0

根据状态方程组和输出方程可列出状态表，如表题解6.2.4所示，状态图如图题解6.2.4所示。

7

6.2.5 分析图题6.2.5所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程组，画出状态表和状态图。

解：由图题6.2.5所示电路可写出各触发器的激励方程为

J0?AJ1?AQ0J2?AQ0Q1该电路的状态方程组为

K0?AQ1K1?A K2?1 8

nQn?12?AQQQ2nnnn0n1Q1n?1?AQ0nQ1?AQ1n?A(Q1n?Q0n) Q输出方程为 Zn?10?AQ0?AQQ?A(Q?Q0)n1n0n1?AQ2

根据状态方程组和输出方程列出该电路的状态表，如表题解6.2.5所示，状态图如图题解6.2.5所示。

9

6.2.6 试画出图题6.2.6（a）所示时序电路的状态图，并画出对应于CP的Q1、Q0和输出Z的波形，设电路的初始状态为00。

解：该电路中的激励方程组为

J0?Q1J1?Q0K0?1K1?1

状态方程组和输出方程分别为

nnQQn?11n?10?Q1Q0n1?QQ0

nZ?Q0CP根据状态方程组和输出方程可列出该电路的状态表，如表题解6.2.6所示，状态图如图题解6.2.6（a）所示。图题解6.2.6（b）所示是Q1、Q0及Z的波形图。

10

6.5.9 试用上升沿触发的D触发器和门电路设计一个同步三进制计数器。 解：这是非二进制同步计数器的设计。三进制计数器需要2个触发器。 （1） 列出状态表和激励表，如表题解6.5.9所示。

（2）画出卡诺图，如图题解6.5.9（a）所示，化简后，得到状态方程组（即激励方程组）

nn?1n?Q?D?Q?111?Q0 ?

nn?1??Q0?D0?Q1（3）画出该计数器的逻辑电路图，如图题解6.5.9（b）所示。

26

（4）检查自启动能力。

将电路的无效状态Q1=0、Q0=1代入状态方程组，其次态为Q1=Q0=1，即电路能自动进入有效状态11，因此，所设计的计数器能够自启动。

6.5.11 试分析图题6.5.11所示电路，画出它的状态图，说明它是几进制计数器。 解：图题6.5.11所示电路由74HCT161用“反馈清零法”构成的计数器。设电路

的初始状态为0000，在第10个脉冲作用后，Q3Q2Q1Q0=1010。这时，Q3、Q1信号经与非门使74HCT161的异步清零输入端CR由1变为0，使整个计数器回到0000状态，完成一个计数周期。此后CR恢复为1，计数器又进入正常计数状态。其中，1010仅在极短的时间内出现，电路的基本状态只有0000～1001十个状态，状态图如图题解6.5.11所示。该电路经10个时钟脉冲完成一次循环，因此，模为M=10，是十进制计数器。

6.5.13 试分析图题6.5.13所示电路，画出它的状态图，说明它是几进制计数器。

27

解：图题6.5.13所示电路是由74HCT161用“反馈清零法”构成的计数器。设电路初态为0000，在第10个计数脉冲作用后，Q3Q2Q1Q0=1010，使并行置数使能端由1变成0而有效，由于74HCT161是同步预置计数器，因此只有在第11个计数脉冲作用后，数据输入端

D3D2D1D0=0000的状态才被置入计数器，使Q3Q2Q1Q0=0000。电路的状态图与图解6.5.12

相同，它是一个十一进制计数器。

6.5.14 试分析图题6.5.14所示电路，画出它的状态图，说明它是几进制计数器。

解：图题6.5.14所示电路74HCT161用“反馈清零法”构成的计数器。设电路的初态为并行置入的数据D3D2D1D0=0101，在第10个计数脉冲作用后，Q3Q2Q1Q0变成1111，使进位信号TC=1，并行置数使能端由1变成0，因此在第11个计数脉冲作用后，数据输入端

D3D2D1D0=0101的状态被置入计数器，使Q3Q2Q1Q0=0101，为新的计数周期做好准备。电

路的状态图如图题解6.5.14所示，它有11个状态，是一个十一进制计数器。

28

6.5.15 试用74HCT161设计一个计数器，其计数状态为自然二进制数1001～1111。

解：由设计要求可知，74HCT161在计数过程中药跳过0000～1000九个状态而保留1001～1111七个状态。因此，可用“反馈置数法”实现：令74HCT161的数据输入端D3D2D1D0=1001，并将进位信号TC经反相器反相后加至并行置数使能端上。所设计的电路如图题解6.5.15所示。

6.5.16 试分析图题6.5.16所示电路，说明它是多少进制的计数器，采用了何种进位方式。

解：在图题6.5.16所示电路中，当低位芯片计满16个状态，其输出Q3Q2Q1Q0变为全1状态后，使进位信号TC也变为1时，右邻高位芯片的计数使能信号才为1，该芯片在下一个

29

CP有效沿才能计数一次。因为电路由3片74HCT161级联而成，故为16=4 096进制计数器。74HCT161内部采用的是并行进位方式，而3个芯片间则采用的是串行进位方式。这种并﹣串行结合的进位方式，既兼顾了进

位的快速性，又能使进位电路（芯片外地电路连接）得到简化。实际上，主教材中图6.5.16的接法（CEP的接法不同）具有最高的计数速度，读者可结合74×161的内部电路结构进一步理解。

6.5.18 试分析图题6.5.18所示电路，说明它是多少进制的计数器。

3

解：两片74HCT161级联后，最多可能有16=256个不同的状态。而在用“反馈置数法“构成的图题6.5.18所示电路中，数据输入端所加的数据位01010010，它所对应的十进制数是82，说明该电路在置数以后从01010010状态开始计数，跳过了82个状态。因此，该计数器的模M=256－82=174，即为一百七十四进制计数器。 6.5.19

试用74HCT161构成同步二十四进制计数器，要求采用两种不同的方法。

2

解：因为M=24，有16＜M＜256，所以要用两片74HCT161。将两芯片的CP端直接与计数脉冲相连，构成同步电路，并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过256－24=232个多余状态。

30

反馈清零法：利用74HCT161的“异步清零”功能，在第24个计数脉冲作用后，电路的输出状态为00011000时，将低位芯片的Q3及高位芯片的Q0信号经与非门产生清零信号，输出到两芯片的异步清零端，使计数器从00000000状态开始重新计数。其电路如图题解6.5.19（a）所示。

反馈置数法：利用74HCT161的“同步预置”功能，在两片74HCT161的数据输入端上从高位到低位分别加上11101000（对应的十进制数时232），并将高位芯片的进位信号经反相器接至并行置数使能端。这样，在第23个计数脉冲作用后，电路输出状态为11111111，使进位信号TC=1，将并行置数使能端置零。在第24个计数脉冲作用后，将11101000状态置入计数器，并从此状态开始重新计数。其电路如图题解6.5.19（b）所示。

31

本文来源：https://www.bwwdw.com/article/b5i6.html