09届计算机组成原理复习资料

组成原理复习（附有部分参考答案） 第一章：概论 概念：

SISD，SIMD，MISD，MIMD 计算机硬件系统，计算机软件系统， Ven Neumann型计算机设计的基本思想 计算机的五大部件

计算机系统层次结构

机器字长，存储容量，运算速度 第二章：计算机硬件基础

串行加法器，并行加法器的概念 第三章：信息编码与数据表示

补码，原码，反码，移码小数和整数的表示法及表示范围 规格化浮点数和非规格化浮点数的表示法

及表示范围和最大正数，最小正数，最大负数，最小负数 奇偶校验码

第四章：运输方法和运算器

原码，补码和移码的加减运算及溢出的判别

一位原码乘法，一位补码乘法（校正法，BOOTH算法） 一位原码除法（恢复余数法和不恢复余数法）

浮点数的加、减、乘、除算法及过程 第五章：存储体系

SRAM 与DRAM 的区别

RAM, ROM,PROM ,EPROM EEPROM,FLASH MEMORY的区别 存取时间Ta，存储周期Tc 存储器的层次结构

DRAM 的三种刷新方法及计算

主存储器与CPU 的连接：地址译码和存储器与CPU的连接（字位扩展） 高速存储器：双端口存储器，多体交叉存储器，相联存储器 高速缓冲存储器CACHE

命中率h，效率e，cache/主存系统的平均访问时间Ta 主存与cache的地址映射方式

1. 直接映射 2. 全相联映射 3. 组相联映射

第六章：指令系统 指令格式 寻址方式： 1.立即寻址，

2.直接寻址， 3.间接寻址

4.寄存器寻址， 5.寄存器间接寻址， 6.变址寻址，

7.基址寻址 8.相对寻址 9.堆栈寻址

指令系统设计技术与操作码扩展技术 RISC,CISC 第七章：控制器 控制器的组成与作用

指令周期，机器周期，时钟周期的概念及三者之间的关系 控制方式：同步控制，异步控制，联合控制的概念 微程序控制器,：

概念：PC，IR，AR的作用

微操作，微命令，微指令，微周期，微地址，微程序，机器指令与微程序的关系 微程序的设计 指令译码器的作用， 指令的执行过程

主存储器与控制存储器（控存）的作用与区别 水平型微指令和垂直型微指令的区别

直接控制法，字段直接编译法，字段间接编译法 微程序控制器与硬布线控制器的比较 第八章：

I/O设备编址方式 统一编址，独立编址 主机与i/o设备交换信息的方式：

程序查询方式，程序中断方式，DMA方式，I/O通道方式。I/O处理机方式

例题： 一、 1. 2. 3. 4. 5. 6. 7. 8. 9.

判断题：（对的打“√”，错的打“×”，）

根据指令出现的频度来分配操作码的长度原则是使用频度高的指令分配较短的操作码，而频度低的指令分堆栈是由一些连续存储单元组成的先进后出的存储器。√

在定点补码一位除法采用加减交替算法中，不够减商0,恢复余数，并将被除数与商左移1位；被除数减去微程序控制器的执行速度较硬联逻辑控制器的速度慢，而且内部结构较规整，易扩充修改。√ 设置Cache的主要目的是提高内存的整体访问速度。√

Von Neumann型计算机的基本思想是程序存储、程序控制型机器。√

在超前进位4位加法器中，每个进位产生只与本位的二个数位及低位所产生的进位有关。× 调入Cache中的数据在主存一定存有副本。√

在具有虚拟存储器的系统中，根据寻址方式计算出来的有效地址是辅存地址。

配较长的操作码。√

除数，够减则商1，余数与商左移一位。×

10. 由一些连续存储单元组成的先进先出的存储器称为堆栈。× 11. 十进制数整数－1的八位二进制反码表示为11111111。× 12. 8位二进制补码数11100000等于十进制数－96。× 13. 程序只有被存入主存储器中，才可以被CPU解释、执行。√ 14. 串行进位加法器比并行进位加法器的速度快。× 15. 操作数地址在指令中的寻址方式称为直接寻址。√ 16. 操作数地址在寄存器中的寻址方式称为寄存器间接寻址。√

17. 内存是用来存放机器指令和数据的而控存是用来存放解释机器指令的微程序的。√ 18. 奇校验码能检验出奇数个位出错，偶校验码能检验出偶数个位出错。× 19. 程序可在辅助存储器中直接运行。× 20. CPU执行指令的时间称为指令周期。 √ 21. 字符码1001011的偶校验码是1。√ 22. 控制存储器的作用是存放机器指令的。×

23. 二个无符号二进制数相加，只要产生进位，则溢出。× 24. 虚拟存储器指的是“主存－辅存”层次。√

25. 实现主存地址与cache地址的映射是由硬件自动完成。√ 26. 采用多体交叉存储器可提高存储器的带宽。√

27. 时序逻辑电路的输出不仅与当时的输入状态有关，而且还与前一时刻的状态有关。√ 28. 微程序控制器的执行速度较硬布线控制器的速度慢，而且内部结构较规整，易扩充修改。 √ 29. 一般根据PC从主存中所取出的是指令，而根据指令中地址码字段从主存中所取出的是数据。√ 30. 主存是用来存放机器指令和数据的，控存则是用来存放微程序的。√ 31. 奇校验码能检查出奇数位出错，偶校验码能检验出偶数位出错。× 32. IR是用来存放指令和数据的寄存器。× 二. 选择题（四选一）

1．指令的寻址方式有顺序和跳跃两种，采用跳跃方式可以实现（ D ）。

A．堆栈寻址 B．程序的条件转移

C．程序的无条件转移 D．程序的条件转移和无条件转移 2．计算机中表示地址时使用（ A）

A．无符号数 B．原码 C．反码 D．补码

3. 在计算机系统中，表征系统运行状态的部件是（D ）。 A．程序计数器

B．累加寄存器 C．中断寄存器

D．程序状态字

4. DRAM是利用极间电容存储电荷来表示‘0’和‘1’信息的，由于电荷的漏电作用，故需（ C）。

A．增加写入驱动电流；B．增加读出放大器电路；C．定时刷新、再生； D．延长读写时间 5．一个指令周期通常由（A ）组成。

A．若干个机器周期 B. 若干个时钟周期 C．若干个工作脉冲 D. 若干个节拍 6. 若一台计算机的字长为8个字节，则表明该机器（ C）。

A． 能处理的数值最大为8位十进制数 B. 能处理的数值最多由8位二进制数组成 C . CPU一次运算的二进制代码为64位 D. 在CPU中运算的结果最大为2的64次方 7． 控制器中用于存放指令地址的寄存器是（B ）。

A．主存地址寄存器 B. 程序计数器 C. 指令寄存器 D. 标志寄存器 8. X= 0.0011，Y= －0.1011，[X－Y]补 =（C. ）

A． 1.1110 B. 1.1000 C. 0.1110 D. 0.1000 9．16个汉字的机内码需要（ B ）。

A．16字节

B．32字节

C．64字节

D．8字节

10．数的机器码表示中，（ D ）的零的表示形式是唯一的。

A. 原码 B. 反码 C. 补码和原码 D. 补码和移码 11．数的机器码表示中，（ A ）的零的表示形式不是唯一的。

A. 原码和反码 B. 反码和补码 C. 补码 D. 移码

12．在定点二进制运算器中，减法运算一般通过 D 来实现。

A. 原码运算的二进制减法器 B. 补码运算的二进制减法器 C. 原码运算的十进制加法器 D. 补码运算的二进制加法器 13. 在CPU中用于给主存送地址的寄存器是（ A ）。

A．地址寄存器AR B.程序计数器PC C. 指令寄存器IR D. 状态寄存器PSW 14. 微程序控制器中，每一条机器指令通常需（ B ）。

A. 一条微指令来解释执行 B. 一段微指令编写的微程序来解释执行 C. 一条毫微指令来直接解释执行 D. 一段毫微指令编写的毫微程序来直接解释执行 15．一个指令周期通常由（ A ）组成。

A．若干个机器周期 B. 若干个时钟周期 C．若干个工作脉冲 D. 若干个节拍

16. 微程序控制器中，每一条机器指令通常需（ B ）。

A. 一条微指令来解释执行 B. 一段微指令编写的微程序来解释执行

C. 一条毫微指令来直接解释执行 D. 一段毫微指令编写的毫微程序来直接解释执行 17．微程序控制器中，机器指令与微指令的关系是（ B ）。

A. 每一条机器指令由一条微指令来执行

B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行

D. 一条微指令由若干条机器指令组成

18. 某机采用二级流水线组织，第一级为取指令、译码，需要200ns完成操作；第二级为执行周期，一部分指

令能在180ns内完成，另一些指令要360ns才能完成，机器周期应选（ D ）。 A．180ns B．190ns C．200ns D．360ns

19． 在CPU中用于记录运算结果状态的寄存器称为（ D ）。

A．主存地址寄存器 B. 程序计数器 C. 指令寄存器 D. 标志寄存器 20. X= 0.0011，Y= －0.1011，[X＋Y]补 =（ D ）

A． 0.1110 B. 0.1000 C. 1.1110 D. 1.1000 22．有关存储器的描述中，不正确的是( A )。

A．多体交叉存储器主要解决扩充容量问题 B．访问存储器的请求是由CPU发出的 C．Cache的功能全由硬件实现 D．虚拟存储器主要解决扩充容量问题 23. 七位二进制补码数的表示范围为（ C ）。

A. 0～+64 B. 0～+128 C. –64～+63 D. –127～+127 24. X= －0.0110，Y＝＋0.1101 ，[X－Y]补 =（ D ）

A． 0.0101 B. 1.0101 C. 1.0011 D. 溢出 25. X= 0.0011，Y= －0.1011，[X＋Y]补 =（ B ） A． 0.1110 B. 0.1000 C. 溢出 D. 1.1000

26．某计算机字长16位，其存储容量是1MB，若按字编址，至少需地址线_ C __根。

A. 16 B.18 C.19 D.20 .

27．在定点二进制运算器中，减法运算一般通过（ D ）来实现。

A. 原码运算的二进制减法器 B. 补码运算的二进制减法器 C. 原码运算的十进制加法器 D. 补码运算的二进制加法器

28．在虚拟存储器中，页式、段式和段页式的储存管理方式的主要任务是（ D ）。

A．装入程序 B. 编译 C. 加快存取速度 D. 虚拟地址到实地址的转换 29．按冯·诺依曼计算机体系结构的基本思想设计的计算机硬件系统包括（ B ）。 A．微程序控制器、存储器、显示器、键盘 B．运算器、控制器、存储器、输入设备、输出设备 C．总线、CPU、磁盘、显示器、打印机

D．运算器、主存、缓冲存储器、虚拟存储器、控制器 30．计算机系统的层次结构从内到外依次为（ A ） A．硬件系统、系统软件、应用软件 B．系统软件、硬件系统、应用软件 C．系统软件、应用软件、硬件系统 D．应用软件、硬件系统、系统软件

31．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是（ C ）。 A. 11001011 B. 11010110 C. 11000011 D. 11011001 32．采用虚拟存贮器的主要目的是（ B ）。

A． 提高主存贮器的存取速度

B． 扩大主存贮器的存贮空间，并能进行自动管理和调度 C． 提高外存贮器的存取速度 D． 扩大外存贮器的存贮空间 ；

33.常用的虚拟存贮系统由（ A ）两级存贮器组成，其中辅存是大容量的磁表面存贮器。 A.主存-辅存 B.快存-主存 C.快存-辅存 D.通用寄存器-主存 34.主存贮器和CPU之间增加cache的目的是 （ A ）。

A. 提高CPU访问存储器系统的整体速度 B. 扩大主存贮器容量 C. 增加CPU中通用寄存器的数量 D. 加快CPU访问外存的速度 35.主存贮器和CPU之间增加cache的目的是（ A ）。

A. 解决CPU和主存之间的速度匹配问题 B. 扩大主存贮器容量

C. 扩大CPU中通用寄存器的数量

D. 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量 36．计算机系统中的机器指令指的是（ A ） A．用二进制代码表示的指令 B．用助记符表示的指令 C．用数学符号表示的指令 D．放在控制存储器中的微指令

37．八位二进制补码数的表示范围为（ C ）。

A. 0～+128 B. 0～+255 C. –128～+127 D. –255～+255

38．相联存储器采用按（ B ）访问方式，因而速度比普通存储器快。

A． 地址 B. 内容 C. 实地址 D. 虚地址 39. 二个补码数相加减，可能产生溢出的情况是（ D ）

A．二个数同号 B. 二个数异号

C.相加数异号，相减数同号 D. 相加数同号，相减数异号 40．八位二进制移码数的表示范围为（ C ）。

A. 0~+128 B. 0~+255 C. –128~+127 D. –255~+255

三．填空题＋

1．按实现方式，控制器分为微程序控制器和 硬布线 控制器，后者的执行速度比前者 快 ；RISC系统

多采用 硬布线 控制器。

2．存储的信息在加电时不会丢失，断电后会丢失的既能读又能写的半导体器件称 SRAM ， 而加电时需刷新

的半导体器件器件称 DRAM ， 前者与后者相比，速度 快 。

3．取指周期中从内存读出的信息流为 指令 ，执行周期中从内存读出的信息流为 数据 。

4．主存与cache的地址映射有_ 直接映射__、 __全相联映射__、 _组相联___三种方式。其中组相连方式适度

地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。

5．一个机器字长为16位，阶码8位，其中一位符号位，尾数8位，其中一位符号位，阶码和尾数均用补码表

示，它能表示的规格化最大数为 （1－27）× 2127 ，最小数为 －1× 2127 , －

最接近0的正数为 21× 2

－

－128

，最接近0的负数为 －（21＋ 27 ）×2

－

－

－128

。

6．在控制器中，专用寄存器PC用于指出 下条指令地址 ，IR用于存放 当前执行指令的代码 ；在微程序

控制器中，指令译码器的功能是 形成解释当前执行的机器指令的微程序入口地址 。

7．在微程序控制的计算机中，将由同时发出的控制信号所执行的一组微操作称 微指令 ，执行一条指令实际上就是执行一段存放在 控存 中的微程序。

8．在浮点数表示中， 尾数等于0 和 负溢出 被称为机器零。。

9． 16位的整数补码可表示的十进制数据范围为 －215 ～ 215－1 。

10. 一个机器字长为16位，阶码8位，含一位阶符，尾数8位，含一位数符，阶码和尾数均用补码表示，它能

表示绝对值最大的规格化数的十进制真值为 1× 2127 ，绝对值的最小的规格化数的十进制真值为 2－1

× 2

－128

。

11．浮点加法运算步骤的第一步应是 对阶 。

12. 完全水平型微指令，控制字段为16位，则一条微指令最多可同时启动 16 个微操作；完全垂直型微指令，定义15种微操作，则微操作码字段最少需要 4 位。

13．CPU从_ 内存___取出一条指令并执行这条指令的时间总和称为_指令周期___。

14．运算器主要由通用寄存器、ALU、标志寄存器、 数据寄存器（暂存器） 、 AR 等部件组成。 15．字符码1001011的奇校验位的值为 1 。

17．在组合逻辑控制器中，从逻辑函数的角度来看， 控制信号（微操作控制信号） 是多种输入信号的函数。 18．浮点数算术加减运算过程中，每次阶码运算后都应该 进行尾数相加减 。

19．某机字长16 位，CPU地址总线20位，数据总线16位，存储器按字编址。若该机主存采用16K×8位的DRAM

芯片（内部为128×128阵列）构成最大主存空间，则共需

128 个芯片。若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为 15.625微秒 。 20．微程序控制器主要由微地址形成电路、控存 微地址寄存器 、 微指令寄存器 等部件组成。 21．微机A、B是采用不同主频的CPU芯片，片内逻辑电 路完全相同，若A机的CPU主频为8MHz，B机为12MHz。A机的平均指令执行速度为0.4MIPS, 那么A机的CPU主频周期为 0.125 μs, A机的平均指令周期为 2.5 μs, B机的平均指令执行速度为 0.6 MIPS。 22．SRAM的存储单元是用 双稳态触发器 器件来存储信息的， 而DRAM则是用 MOS 管上的极间电容 器件来存储信息的，前者比后者速度 快 。

23．在原码除法的加减交替算法中，若本次余数为负，商上 0 ，求下一位商的办法是，余数先 左移一位 ，再 ＋| 除数Y | 来得到新的部分余数。为加快除法运算的速度，可以采用 阵列除法 器件。 25．微指令分为__水平____型微指令和__垂直____型微指令，前者并行操作能力强。

26．一个机器字长为16位，阶码8位，其中一位符号位，尾数8位，其中一位符号位，阶码和尾数均用补码表示，它能表示的非规格化最大数为 （1－27）× 2127 ，最小数为 －1× 2127 ,最接近0的正数为 27× 2

－

－

－128

，最接近0的负数为 － 27 ×2－

－128

。

三．问答题

1．在RR型，RS型，SS型指令中，哪类指令执行时间长？哪类指令执行时间短？ 答： SS型指令执行时间长，RR型指令执行时间短。 2．提高存储器速度可采用哪些措施？（至少3种）

答：可采用：cache，多体交叉存储器，双端口存储器，相联存储器等。 3．控制器的主要功能是是什么？ 答： 取指令，分析指令，执行指令。

4．在微指令控制器中，指令译码器的功能是什么？ 答：形成解释当前执行的机器指令的微程序入口地址。 5．什么叫CISC和RISC，它们各有和特征？ 答：CISC:复杂指令系统，RISC:精简指令系统。

CISC:指令系统复杂，寻址方式多，种类多，功能强大。多数指令控制器多采用微程序控制器。速度慢。 RISC: 指令系统简单，种类少，指令格式固定。寻址方式少，控制器多采用硬布线系统实现。速度快。 6．CPU的基本组成有哪些？ 答：CPU由ALU 和控制器组成。

7．在微程序控制器中，微程序的入口和下条微指令地址是如何形成的？

答： 微程序的入口地址由指令译码器的对当前执行的机器指令的译码产生 。

8．控制器的基本组成有哪些？

答： PC，IR，控制信号产生电路，指令译码器的，时序电路产生电路等。 9． SRAM，DRAM，ROM，EPROM有何区别？ 答：SRAM是静态存储器，

DRAM是动态存储器，需定时刷新，

ROM只读存储器，永久性记忆存储器。内容不可改写。 EPROM是可擦除的只读存储器，信息擦除后再写入。 10．主机与外设交换信息的方式有哪几种？ 答：主机与外设交换信息的方式有下列5种方式：

1.程序查询方式 2.程序中断方式 3.DMA方式 4.I/O通道方式 5.I/O处理机方式

11.简述指令操作码的扩展技术的基本方法。

答：采用可变操作码长度格式，操作码的长度随着地址数的减少而增加。另外还要根据指令出现的频度来分配操作码的长度，使用频度高的指令分配较短的操作码，而频度低的指令分配较长的操作码。 12．简述微程序控制的控制器和硬布线控制的控制器的不同及优缺点。

答：硬布线控制器电路复杂。不规整，不易修改和扩充，但执行速度快，多应用与RISC系统；而微程序控制器电路相对规整，易于修改和扩充，但执行速度慢，多应用以CSIC系统中。

13．主机与外设交换信息的“程序查询方式”和“程序中断方式”的工作过程各是怎样的？

答：程序查询方式是需CPU通过编程来查询外设状态，当外设准备出现好传输数据状态时，CPU才可与外设交换信息，否则等待外设准备好，或查询下一个外设状态。

程序中断方式是当外设需与CPU交换信息时，向CPU发出中断信号，在CPU执行完当前指令后，并再允许中断的情况及无高级的中断服务在响应的情况下，由中断系统管理自动转入事先设定好的相应中断服务程序处理，去完成信息交换。

四．综合题

1．某机字长8 位，CPU地址总线16位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存

储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：

① 若该机主存采用16K×1位的DRAM芯片（内部为128×128阵列）构成最大主存空间，则共需多少个芯片？若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为多少时间？刷新用的行地址为几位？ ② 若为该机配备2K×8位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为3280H，则该地址可映象到的Cache的哪一组？

③ 若用2个16K×4位的SRAM芯片和2个8K×8位的SRAM芯片形成32K×8位的RAM存储区域，起始地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端。

（1）试画出地址译码方案；写出RAM的地址范围。

（2）并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、

控制线及其连接。

2．设有浮点数，x=2×（9/16）,y=2×（－13/16）,阶码用4位（含1位符号位）移码表示，尾数用5位（含

1位符号位）补码表示。

（1） 写出x和y的浮点数表示。

（2） 求真值x×y＝？要求写出完整的浮点运算步骤，并要求尾数用补码一位乘法（booth法）运算。

四．综合题

1．某机字长8 位，CPU地址总线16位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：

④ 若该机主存采用16K×1位的DRAM芯片（内部为128×128阵列）构成最大主存空间，则共需多少个芯片？若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为多少时间？刷新用的行地址为几位？ ⑤ 若为该机配备2K×8位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为3280H，则该地址可映象到的Cache的哪一组？

⑥ 若用4个8K×4位的SRAM芯片和2个4K×8位的SRAM芯片形成24K×8位的RAM存储区域，起始地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端。

（1）试画出地址译码方案；写出RAM的地址范围。

（2）并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、

控制线及其连接。

2．设有浮点数，x=2×（9/16）,y=2×（－13/64）,阶码用4位（含1位符号位）补码表示，尾数用5位（含

1位符号位）补码表示。.

（3） 写出x和y的浮点数表示。

（2）. 求真值x×y＝？要求写出完整的浮点运算步骤，并要求尾数用补码一位乘法（booth法）运算。

1．某机字长8 位，CPU地址总线20位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：

⑦ 若该机主存采用64K×1位的DRAM芯片（内部为256×256阵列）构成最大主存空间，则共需多少个芯片？若采用异步刷新方式，单元刷新周期为8ms，则刷新信号的周期为多少时间？刷新用的行地址为几位？（4分）

⑧ 若为该机配备4K×8位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为03280H，则该地址可映象到的Cache的哪一组？（6分） ⑨ 若用2个16K×4位的SRAM芯片和2个8K×8位的SRAM芯片形成32K×8位的RAM存储区域，起

5

3

5

3

始地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端。

（1）试画出地址译码方案；写出RAM的地址范围。

（2）并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。

2．设有浮点数，x=2×（7/16）,y=2×（－9/64）,阶码用4位（含1位符号位）补码表示，

尾数用5位（含1位符号位）补码表示。 （4） 写出x和y的浮点数表示。

求真值x×y＝？请写出完整的浮点运算步骤，要求尾数用补码一位乘法运算。（6分）

四．设某流水线计算机有一个指令和数据合一的cache，已知cache的的读/写时间为10ns，主存的读/写时间为100ns，取指的命中率为90%，数据命中率为80%，在执行指令时，约有1/5指令需要存/取一个操作数，假设指令流水线在任何时候都不阻塞，那么，设置cache后，与无cache比较，计算机的运算速度可提高多少倍？

五．某计算机的字长为16位，存储器按字编址，访内存指令格式如下：

15

11 10 8 7

0

4

3

其中OP是操作码，M是定义寻址方式（见下表），A为形式地址。设PC和Rx分别为程序计

数器和变址寄存器，字长为了16位，问：该格式能定义多少种指令?写出各种寻址方式的有效地址EA的计算式。

M值 0 1 2 3 4 寻址方式 立即寻址 直接寻址 寄存器间接寻址 变址寻址 相对寻址 六、下图是某单总线结构计算机，IR为指令寄存器，PC为程序计数器，M为主存，AR为地址寄存器，DR为数据缓冲寄存器， ALU能完成加、减、乘、除运算。各部件的控制信号均已标出，控制信号的命名准则是：‘-’符号前的是数据发送方部件，‘-’符号后的是数据接收方部件， 并且控制信号中的B表示IB总线，另外，J1#控制指令译码，R/W#控制存储器读/写（=1：读；=0：写），CS#是存储器的片选信号。例如B-DA1表示由总线IB将数据打入暂存器DA1的控制信号。

CPUALU-BR/WCSABB-ARARDR-BB-DRPC+1PC-BPCB-PC...操作控制器IDJ1

假如该机支持的机器指令格式如下：

操作码(4位) Rs（2位） Rd（2位） DBMDRDR-MM-DR+-ALU*/DA1B-DA1B-R1B-R2R1R1-BR2-BDA2B-DA2B-R3R2R3-BR3IBB-IRIRB-R0R0R0-BAddr/Disp/Data/X(8位) 1、根据所示的数据通路，画出访存指令LDA R0，（（A））对应的微程序流程图，其功能为：（（A））? R0，源操作数采用间接寻址；

2、根据所示的数据通路，画出无条件转移指令对应的微程序流程图：

JMP [PC+Disp] ； 功能为：Disp+（PC）? PC，采用相对寻址。

3、假如两个二进制补码数据X和Y分别放在R0和R1中（8位寄存器的最低4位补0），[X]补= 0.110,[Y]补＝1.001，ALU的控制信号‘*’可以实现补码的乘法计算，结果放在R0寄存器中。 （1）写出用补码一位乘法计算〔X×Y〕补的计算过程；

（2）请用微程序流程图描述机器指令MUL R0，R1的指令周期，其功能为：（R0）×（R1）? R0，操作数均采用寄存器寻址。

3、若该机采用微程序控制器，共有28种微操作命令（采用直接控制法），有7个转移控制状态（采用译码形式），微指令格式如下，其中下址字段7位，则操作控制字段和判别测试字段各有几位？控存容量是多少？（用字数×字长的形式表示）

操作控制字段

判别测试字段 下址字段 3．设某8位计算机指令格式如下：

Opcode（4位） M（2位） A（8位） 其中，各部分的含义如下：

Opcode= 0000——MOV 0001——ADD 源操作数的寻址方式M= 00——直接寻址 01——间接寻址 Rd= 00——R0 01——R1 Rd（2位） 0010——SUB 0011——JMP … … 1111——HALT 10——立即寻址 11——相对寻址 10——R2 11——R3 （1）假设（PC）=00H；主存部分单元的内容如下表。问：这时CPU启动程序运行，机器执行到第几条指令后停机？写出每一条指令的功能、寻址方式、操作数及执行结果。

地址： 00H： 01H： 02H： 03H： 内容 01H 30H 15H 31H 地址： 04H： 05H： 06H： 07H： 内容 29H 22H F0H 00H 地址： 30H： 31H： 32H： 33H： 内容 22H 33H 34H 35H

1．某机字长8 位，CPU地址总线20位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：

⑩ 若该机主存采用64K×1位的DRAM芯片（内部为256×256阵列）构成最大主存空间，则共需多少个芯片？若采用异步刷新方式，单元刷新周期为8ms，则刷新信号的周期为多少时间？刷新用的行地址为几位？ ? 若为该机配备4K×8位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为03280H，则该地址可映象到的Cache的哪一组？

? 若用2个16K×4位的SRAM芯片和2个8K×8位的SRAM芯片形成32K×8位的RAM存储区域，起始地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端。

（1）试画出地址译码方案；写出RAM的地址范围。

（2）并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控

制线及其连接。

2．设有浮点数，x=2×（7/16）,y=2×（－9/16）,阶码用4位（含1位符号位）补码表示，

尾数用5位（含1位符号位）补码表示。 （5） 写出x和y的浮点数表示。

（6） 求真值x×y＝？请写出完整的浮点运算步骤，要求尾数用补码一位乘法运算。

七 设某计算机的机器字长16位，Cache容量16KB，采用4路组相联映像，主存容量为1MB，每块有16个字，

主存按字节编址。

（1）主存地址有多少位？各个字段如何划分（标出各个字段的位数）。（4分） （2）若主存地址为53280H，则该地址可映象到的Cache的哪一组？（2分）

（3）用64K×1位的DRAM芯片（内部为4个128×128阵列）组成该主存，则共需多少芯片？若该DRAM芯片

采用地址复用的封装技术，问芯片有多少根地址线引脚？如果采用异步刷新方式，单元刷新间隔为2ms，则刷新信号周期是多少？（5分）

5

3

（4）若用４个64K×8位的SRAM芯片和1个32K×16位的SRAM芯片形成160K×16位的SRAM存储区域，起始

地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM的地址范围，并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。（10分）

五．CPU结构如下图所示，各部分间的连线表示数据通路，箭头表示数据信息传送方向。

1． 请标明图中A,B,C,D四个寄存器名； 2． 简述指令从主存储器取到控制器的数据通路；

主存储器M 通用 存器 器GR B ＋1 A DA1 DA2 C D ALU 微操作信号 发生器 运算器ALU-B主存M-RALUB-DA1DA1DA2B-DA2M-WB-ARMEMARPC+1B-IRR0B-RiR1R2R3微程序控制器图1 模型机框图...微操作控制信号时序系统Ri-BIDPC-BIRB-PCPC控制器

（2）图1是模型机的结构图。某条指令的微程序流程图如图2所示。其中，J1指根据操作码散转至指令的微程序入口。请写出这二条指令的功能、寻址方式及指令的格式。

01HPC→AR,PC+1PC ARPC+1 PCRAM IRSR->DA1PC ARPC+1 PC02HRAM→IR,03HDR→DA2RAM PCJ1散转 J1#=0散转10HDA1-DA2→DRL

图2 微程序流程图

图2 微程序流程图

(3)画出MOV指令的微程序流程图。采用直接寻址方式，将以A为地址的主存单元的内容

送至Rd寄存器。指令格式为：

OP A （4）若该机微指令下址字段为7位，则其控制存储器的地址范围为多少？（2分）

(3)画出ADD 指令的微程序流程图。该加法指令采用立即寻址方式，含义是将寄存器Rd的内容加上立即数DATA送到Rd寄存器。指令格式为：

OP 00 Rd 01 Rd DATA （4）若该机微指令总共有138条，每条微指令需要一个控存单元，则微指令的下址字段至少需多少位？

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