计算机组成原理

简答题

第一章 计算机系统概论

1.5冯?诺依曼计算机的特点是什么？P8 解：

?计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成； ?指令和数据以同同等地位存放于存储器内 ,并可按地址寻访。 ?指令和数据均用二进制表示；

?指令由操作码、地址码两大部分组成；操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置。

?指令在存储器中顺序存放，通常自动顺序取出执行；

?机器以运算器为中心（原始冯?诺依曼机）。

1.7解释下列概念：

主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。 解：P9-10

主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。 CPU：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成； 主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。 存储单元：可存放一个机器字并具有特定存储地址的存储单位。

存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。

存储字：一个存储单元所存二进制代码的逻辑单位。 存储字长：一个存储单元所存二进制代码的位数。 存储容量：存储器中可存二进制代码的总量； 机器字长：指CPU一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。 指令字长：一条指令的二进制代码位数。

1.11指令和数据都存于存储器中,计算机如何区分它们？ 解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。 另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。

第三章 系统总线

3.2总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的还是双向的，它们与机器字长、存储字长、存储单元有何关系？

答：总线的应用很广泛，从不同的角度可以有不同的分类方法。按数据传送方式可分为并行传输总线和串行传输总线。若按总线的使用范围划分，则又有计算机总线、测控总线、网络通信总线等。按连接部件不同，又可分为三类总线，有片内总线、系统总线、通信总线。 系统总线是指CPU、主存、I/O设备各大部件之间的信息传输线。 系统总线又分为三类，有数据总线、地址总线、控制总线：

（1）数据总线用来传输各功能部件之间的数据信息，它是双向传输总线，其位数与机器字

长、存储字长有关，一般为8位、16位、32位。数据总线的位数称为数据总线的宽度，它是衡量系统性能的一个重要参数，如果数据总线的宽度为8位，指令字长为16位，那么，CPU在取指阶段必须两次访问主存。

（2）地址总线主要用来指出数据总线上源数据或目的数据在主存单元的地址或I/O设备的地址。它是单向传输的。地址线的位数与存储单元的个数有关，例如地址线为20根，则对应的存储单元个数为220 。

（3）控制总线是用来发出各种控制信号的传输线。通常对于任一控制线而言，它的传输是单向的，但对于控制总线总体来说，又可认为是双向的。此外控制部件还起到监视各部件的作用。

第四章 存储器

4.3存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？

答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。

Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。

主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。

综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。

主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。

4.8 试比较静态RAM和动态RAM。

答：静态RAM和动态RAM的比较见下表： 特性 SRAM DRAM 存储信息 破坏性读出 需要刷新 送行列地址 运行速度 集成度 发热量 存储成本 功耗 可靠性 触发器 非 不要 同时送 快 低 大 高 高 高 电容 是 需要 分两次送 慢 高 小 低 低 低 可用性 适用场合 使用方便 不方便 高速小容量存储器 大容量主存 4.9什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新：对DRAM定期进行的全部重写过程；

刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；

常用的刷新方法有三种：集中式、分散式、异步式。

集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。

分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。 异步式：是集中式和分散式的折衷。

例：总线的性能指标：p46 答：（1）总线宽度：通常是指数据总线的根数

（2）总线带宽：每秒传送的最大字节数，即总线的数据传输速率（MBps） （3）时钟同步异步：总线上的数据与时钟同步工作的总线称为同步总线，与时钟不同步工作的总线称为异步总线。

（4）总线复用：为了提高总线的利用率，特地将地址总线和数据总线共用一组物理线路，在这组线路上分时传输地址信号和数据信号，即总线的多路复用。 （5）信号线数：地址总线、数据总线和控制总线三种线数的总和。

（6）总线控制方式：包括突发工作、自动配置、仲裁方式、逻辑方式、计数方式等。

（7）其他指标：如负载能力、电源电压、总线宽度能否扩展等。

第五章 输入输出系统

例：

例：试从下面七个方面比较程序查询、程序中断和DMA三种方式的综合性能。 （1）数据传送依赖软件还是硬件； （2）传送数据的基本单位； （3）并行性； （4）主动性； （5）传输速度； （6）经济性； （7）应用对象。 解：比较如下：

（1）程序查询、程序中断方式的数据传送主要依赖软件，DMA主要依赖硬件。 （注意：这里指主要的趋势）

（2）程序查询、程序中断传送数据的基本单位为字或字节，DMA为数据块。 （3）程序查询方式传送时，CPU与I/O设备串行工作； 程序中断方式时，CPU与I/O设备并行工作，现行程序与I/O传送串行进行； DMA方式时，CPU与I/O设备并行工作，现行程序与I/O传送并行进行。 （4）程序查询方式时，CPU主动查询I/O设备状态；

程序中断及DMA方式时，CPU被动接受I/O中断请求或DMA请求。

（5）程序中断方式由于软件额外开销时间比较大，因此传输速度最慢； 程序查询方式软件额外开销时间基本没有，因此传输速度比中断快； DMA方式基本由硬件实现传送，因此速度最快； 注意：程序中断方式虽然CPU运行效率比程序查询高，但传输速度却比程序查询慢。

（6）程序查询接口硬件结构最简单，因此最经济； 程序中断接口硬件结构稍微复杂一些，因此较经济； DMA控制器硬件结构最复杂，因此成本最高；

（7）程序中断方式适用于中、低速设备的I/O交换； 程序查询方式适用于中、低速实时处理过程； DMA方式适用于高速设备的I/O交换； 讨论：

问题1：这里的传送速度指I/O设备与主存间，还是I/O与CPU之间？ 答：视具体传送方式而定，程序查询、程序中断为I/O与CPU之间交换，DMA为I/O与主存间交换。

问题2：主动性应以CPU的操作方式看，而不是以I/O的操作方式看。 程序查询方式：以缓冲器容量（块、二进制数字）为单位传送；? ? 程序中断方式：以向量地址中的数据（二进制编码）为单位传送； DMA：传送单位根据数据线的根数而定；?

5.27 DMA方式有何特点？什么样的I/O设备与主机交换信息时采用DMA方式，举例说明：

5.29 结合DMA接口电路说明其工作过程。

5.35试从五个方面比较程序中断方式和DMA方式的区别。

第七章 指令系统

7.20 什么是RISC ? 简述它的主要特点。 7.21比较RISC 和CISC.

第八章 CPU的结构和功能

8.1 CPU有哪些功能？画出其结构框图并简要说明各个部件的作用。 答：参考P328和图8.2。

8.22 在中断处理过程中为什么要进行中断优？有几种实现方法？若想改变原定的优先顺序，可采用什么措施？

第十章控制单元的设计

10.7画出组合逻辑控制单元的组成框图，根据指令处理过程，结合有关部件说明其工作原理。

10.8画出微程序控制单元的组成框图，根据指令处理过程，结合有关部件说明其工作原理。

10.9试比较组合逻辑设计和微程序设计的设计步骤和硬件组成，说明哪一种控制速度更快，为什么？

4.11一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。

试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？

解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：256×0.1μs=25.6μs

采用分散刷新方式刷新间隔为：256×（0.1μs+×0.1μs）=51.2μs 采用异步刷新方式刷新间隔为:2ms

4.30一个组相连映射的CACHE由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格式。 解：cache组数：64/4=16 ，Cache容量为：64*128=213字，cache地址13位 主存共分4096/16=256区，每区16块

主存容量为：4096*128=219字，主存地址19位，地址格式如下： 主存字块标记（8位） 组地址（4位）

字块内地址（7位）

P232例6.6 P272例6.30 P323例7.4 P325例7.6 P354 例8.1 P371 8.12

P94.例4.1 例4.2

大题

10.22 设有一运算器通路如下图所示（见教材423页），假设操作数a和b（均为补码）分别放在通用寄存器R2和R3中，ALU有+、-、M（传送）三种操作功能，移位器可实现左移、右移和直送功能。 ⑴ 指出相容性微操作和相斥性微操作。

⑵ 采用字段直接编码方式设计适合于此运算器的微指令格式。 ⑶ 画出计算2(a+b)→R3的微程序流程图，试问执行周期需用几条微指令？ ⑷ 按设计的微指令格式，写出满足⑶要求的微代码。

右移R

左移L移位器

直送V

+

ALU +1 -

M

PC B MDR A

R1 B R1 AA选通门B选通门 R1 BR2 B R2 A(与或门）（与或门）R2 B R3 B R3 A

R3 B

MM ,I/O

PCoutPC PCin

R1out R1 R1in

R2out R2 R2in

R3out R3 R3in

解：⑴ 相斥性微操作有：

移位器传送类3个：R、L、V； ALU操作类3个：+、-、M；

A选通门控制类4个：MDR→A、R1→A、R2→A、R3→A； B选通门控制类7个：PC→B、R1→B、-R1→B、R2→B、 -R2→B、R3→B、-R3→B；

注：由于ALU的A、B两端有可能同时需要寄存器的输出，且同一寄存器的输出可能作源操作数使用，而输入又可能接收运算结果，因此寄存器输入输出操作构成不完全互斥关系，分组情况可视设计需要而定。 相容性微操作有：ALU任一操作与+1操作相容； 寄存器输入类操作相互相容；

移位器、ALU、A、B选通门、寄存器五大部件的操作在部件之间相互相容。 ⑵ 采用字段直接编译法设计微指令格式时，可按⑴中找出的互斥类分组，并考虑和所有微操作相容的微命令需单独设组，则微指令操作控制字段格式如下： 19 0 A B C D E F G H I J K 3 3 2 2 1 3 2 1 1 1 1 各字段编码分配如下： A组（A选通门控制）： 000——无操作； 100——MDR→A； 110——R2→A；

101——R1→A； 111——R3→A； B组（B选通门控制）：

000——无操作； 100——R2→B； 001——PC→B； 101——-R2→B ； 010——R1→B； 110——R3→B ； 011——-R1→B； 111——-R3→B； C组（ALU操作）： 00——无操作； 10—— +； 01—— M； 11—— -； D组（移位器传送）：00——无操作；10—— R； 01—— V； 11—— L； E组（+1）： 0——无操作； 1—— +1； F组（寄存器输出B）：000——无操作；100——R2out； 001——PCout； 101——-R2out ； 010——R1out； 110——R3out 011——-R1out；111——-R3out G组（寄存器输出A）：00——无操作；10——R2out； 01——R1out； 11——R3out； H组（R1输入）： 0——无操作； 1——R1in； I组（R2输入）： 0——无操作； 1——R2in； J组（R3输入）：0——无操作； 1——R3in； K组（PC输入）：0——无操作； 1——PCin；

⑶ 由于题意只给出运算器通路，故取指周期微程序段省略。则计算2(a+b)→R3指令的执行周期微程序流程图如下：

（R2) A (R3) B 采用上述微指令格式时，实现此微程序流程只需一条微指令既可。

⑷ 按所设计的微指令格式，此微程序流程所用微指令对应的微代码如下： 110 110 10 11 0 110 10 0 0 1 0 讨论：本题给出的运算器通路很接近实机，因此通路中微命令间的相容相斥关系就比较复杂。较难判断的是寄存器输入输出类微命令之间的互斥关系，本题中这类关系并没有限死，这就给我们的微指令格式设计带来了一定的灵活性。尽管如此，设计原则仍需坚持。本设计方案所遵循的原则 ① 操作之间不抢通路；

② 为了提高工作效率，在通路允许的前提下，尽可能把微操作安排成相容的，既采用水平型微指令格式；

③ 二元运算时一条微指令应能提供从源到目标使全路程畅通的所有微命令；为实现这一点，本方案安排了两个寄存器输出字段，以便能同时提供两个寄存器输出微命令，供ALU的A、B两个输入端同时获得数据。另外，为实现累加寄存器功能（同一寄存器既是源又是目标），本方案把寄存器输入类微命令全部安排成相容的，以增强使用的灵活性。

④ 对于互斥关系完全的微命令，为节省微指令位数起见，尽量把他们安排在一组。

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