通用异步串行接口的VHDL实用化设计

中文核心期刊‘计算机信息>嵌入式与 S C)0 5年第 2微 ( 0 20 1卷第 1-期 1 2

通用异步串行接口的 V L实用化设计 D HP a t a sg o ART b s d o HDL r ci l c De i力 fU a e n V

华学杨晓斌赵花荣赵明生大 )Ya g, a bn n Xio i Zh o, ao g h o, n s e g a Hu rn Z a Mig h n

摘要：通用异步串行接口 ( n eslA ycrnu ee e U i r snhoos R ci r v a v Tas ie, A T在通信、制等领域得到了广泛应用。根 rnmt rU R ) t控

接收来自数据总线上的并行数据，照低位序方式并按串转换。然后根据控制寄存器的设置生成串行数据

据U R A T接口特点和应用需求。以提高 V L设计的稳定性流；应的，收过程把串行数据流转换成并行数据， HD相接 和降低功耗为目标，本文讨论了 U R A T接口中时钟域划分、 产生中断以及状态信息 .并对数据传输过程中的异常时钟分频、稳态、步 FF亚同 I0设计等问题和解决方案。 关键词：用异步串行接口； I );亚稳态；场可编程逻辑进行处理。通 VI L I现阵列中图分类号： P 1 T 31文献标识码： A文童编号：O 8-5 0 2 0 ) 1 2 0 2 _ 3 1 0 - 7 (0 51— - 1 4| 0 - 0Ab t a t UAR i d l s d e p c a y i o sr c: T S wi ey u e . s e i l n c mmu iai n l nc t o a d c n r l y tm. I ti p p r n o t s se n h s a e, c n i e i g h r ce o o o sd r c a a tr f n s UA d r q e t f t e r a mp e n s s me q e t n d RT a e u ss o l e l i l me t . o n l u sosa i n t er ou in s c a c o k i r u in fe u n y ii e, li l s lt s u h s lc d s i t . r q e c d v d r o tb o mea t b l y y c r n u I O ae d s u s d i n t i r v tsa i t,S h o o s F F

r i s e,ami g a mp o— i n c i g t e r b sn s a d r d c n p we c n u t n o t e n h o u t e s n e u i g o r o s mp i f h o UAR e in b e n VHD T d s a do g s L. Ke o d: y W r s UART; VHDL; ea t b l y FP M t sa i t; GA i

S 1C 5 T 6 50是广泛使用的一款 U R A T接口芯片，是N 1C 5 S 6 5 0的改进版本。它收发均带有 1 6字节的 F— I

F可以通过设定波特率设置寄存器来进行收发时钟 O.的分频控制。传输速率从 5b s 1 Mbs 0p到 . p。具体内容 5可参见数据手册。

3实用化设计主要问题和解决方案31框架设计 .

根据 U R A T的功能和数据流特点，系统划分为 5 个模块：时钟生成模块，成时钟分频和时钟分配；完界

面模块。完成 U R A T其它模块和数据总线的交互；发送模块 .缓冲接收到的数据并按照设置生成串行信号；收模块，照设置将接收信号串并变换并将数接按 1引言据送到 F F中； d m模块完成与 M d m信息交互 IO Mo e oe FG P A从实现粘合逻辑逐步发展成为设计平台的和控制 .功能相对简单独立。图 1 U R为 A T顶层模块核心 .电子、在通信以及航空航天等领域得到了广泛示意图。 应用。本人最近实现的中频软件无线电硬件平台，就以FG P A为核心。实现上变频、变频等中频数字信号下发送模块 n ef t a|I r c

处理 .并且构成 AD A D P和 AR//、 S M模块之间的通信中心。这种以 F G P A为核心的架构使得硬件平台结构灵活，有可重构性，软件无线电的各种算法分配具为方案提供了有力支撑。除了和 T 30 6 1 MS 2 C 4 6之间的数据流采用 E F MI接口外 .P A的其它接口均采用 U R。为了软件开 FG A T发和移植的便利 . A T设计要做到兼容 S 1C 5 U R T 6 50的功能。稳定可靠则是作为软件无线电硬件平台关键接

I ol 1…U L一一。wI R O

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接收模块

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nT M e o m ID R d控制模块块U2 Jn J

图 1UA T顶层模块图 R

32时钟域的划分 .在同步电路设计中，减小时钟数量可简化设计， 口的基本要求。考虑到嵌人式系统的特点，在设计中提高系统的稳定性。不相关的时钟域之间的数据传递应尽量降低功耗。文围绕这些目标。绍了在 U R 本介 A T不可避免的存在亚稳态问题。带来稳定性能的下降。 实用化设计中所遇到的一些重要问题、决方案以及解时钟速率与功耗呈线性关系。当工艺一定时，功耗低最终结果。 设计要求我们降低时钟频率和信号翻转次数。下面从 2UA T及 S 1 C 5 R T 6 5 0概述这些设计策略和通信效率来分析不同时钟域划分方 U R A T是广泛使用的串行数据传输协议，它在收案。方案一：速时钟方案。首先根据控制寄存器的低发分离的串行链路上进行全双工异步通信。发送过程设置对外部提供的时钟进行分频。生成全局唯一的时杨晓斌：士研究生硕

本文受到国家自然科学基金资助。金号：0 7 0 7基 6 113中国自控网：t:w w.uo o t 1o c ht/ w a tc nr . m. p/ oc n一

钟。这种方案的优点是系统实现简单、面积最小、功耗最低。缺点也很明显。P C U时钟远远高于芯片的工作电话： 1—2 3 4 6,2 9 6 6 TF 0 06 1 2 3 6 1 2 1 (/ )

1 4—3 0元，邮局订阅号：29 6 2 6年 8—4

IP C技术应用 2 O (L 0例>I

P DCP D F G L/ L/P A设计应用

时钟， U R与 A T传递数据时将占用 C U过多的时间。 P

方案二：高速时钟方案。系统直接采用外部提供的时钟为唯一时钟，据控制寄存器的设置生成收发根模块的同步时钟使能信号，达到分频的目的。这种来方案全局只有一个时钟，设计简单。唯一缺点是功耗较大。

输入信号建立时间 TU 5s传播延时 T 9s芯片 s= n, m= n,内部触发器建立时间以及传播延时约 T r 1 n。哑+= . s I 3

设定触发器异步输入信号边沿频率 F= O H .芯片 DI

M z工作频率即触发器时钟 F= 0 Z c5 MH。则每个接收外界输入信号的触发器平均失效时间 MT F ( eMen B t a hm -5 m

Tm e enF i rs为： i eB t e al e) w u: ! =— m- 2 0 g在实际设计中，综合考虑效率和功耗的要求。采脚 F: !:: ! !:竺： 4 l 5 .d y 1× 0:1 a s 6用了两个关联时钟的方案。 C U的接口界面直接采与 P瓦 7 sIMH MH p O z5 0 z用外部提供的最高时钟信号，而其它模块采用由波特系统中有多路并行信号跨越不同的时钟域。样这率设置寄存器控制的分频时钟。这样在系统中存在两 TF将以小时或分钟计。可见单个关联的时钟域，计时需要对两个时钟域边界的逻系统总的 M B会很小，设触发器同步电路不能满足稳定性的要求。为了减小亚辑进行分析和处理。 稳态的影响，亚稳态控制在时钟域边界，以采用将可 33时钟分频 .传统的握手通讯方式或者双触发器同步电路。一方前同步数字电路设计中，时钟是整个电路中最重要—

.

的信号。时钟信号上的毛刺会引起系统的逻辑混乱。案在通信速率较低时有效，后者则在实践中广泛使 这大规模的数字芯片还对时钟歪斜 (l kse )负载用，里仅对后者进一步说明。三级触发器同步电路 Co kw和 c般是不必要的。 提出了要求。为了适应这些需求，P A内部一般设有 FG一

数量不等的全局时钟网络。 使用同步计数器或状态机进行时钟分频是一种

异

较好的方案。在设计中计数器或状态机应直接产生分频时钟信号。而不应该对计数器或状态机进行译码来图 3双触发器同步电路产生时钟信号，因为译码等组合逻辑可能给时钟带来在图 3中。步输入经过两级触发器同步生成同异毛刺，引起系统不稳定。 A T当波特率设置寄存器为 U R步输出。即使第一个触发器输出存在亚稳态，经过一 0或 1时，时钟信号不需要分频，故分频电路中使用了个时钟周期后。二个触发器输出仍处于亚稳态的概第个多路选择器。时钟分频电路如图 2所示。 率非常小。此电路的平均失效时

间 MT F已经是一个 B一

无限长的时间：肘掰 =曲 . Xe 婴！§ 2 sLn—n-.s 0—3=13 e s 0 0=16+3 s .9+5 xe .n 3￣ .e 2

Xl x未给出 Vie I in i r xI系列的亚稳态描述参数。 t 它能工作在更高的时钟频率上，亚稳态的参数会比 S 7AB 7 1秀。但以上分析和设计规则依然适 N 4 T 89优用。 3 . 5同步 F F I O的设计

设计中根据收发模块对状态标志要求的不同， 分别进行同步 FF IO的设计以节约逻辑资源。其中，送发 34异步时钟与亚稳态 -模块的 FF IO只需要全空/全满标志，采用地址相等不 U R A T使用独立的时钟信号，使得 C U与 U R P A T以及 U R A T之间的信号都处在不同的时钟域。为了减相等的比较逻辑和地址绕回指示位来产生。具体过程地写少时序上的冲突，时钟域的数据传递首先需要同步为：址随着相应的操作递增，指针由内存的最后跨，读指处理。但由于时钟频率和相位的差异，不可避免存位置返回到初始位置时将地址绕回指示位置 1就针返回时则置 0。因此，当读写指针地址相同时，地若在亚稳态问题。所谓亚稳态，指触发器/是锁存器的输图 2时钟分频电路的设计

,则读写指针经历了相同次数的循 入信号时序不能满足设置时间和保持时间的要求。将址绕回指示位为 0有可能使得触发器/锁存器的输出没有正确的锁定到环移动， IO处于空状态( 4) FF图 a;若地址绕回指示位 .则写指针比读指针多循环一次，IO处于满状 FF逻辑 0或逻辑 1处在一个未知的状态。,如滞留在中间为 1图 b。 状态。或者震荡。这里以 S 7A T 89 N 4 B 7 1的参数为例来态 f 4 )接收模块需要在 FF IO中数据量达到一个设定的分析亚稳态、说明提高系统稳定性的方法。 亚稳态滞留时间是随机的。服从参量为，的负指数值时产生一个中断，由于设定的数值是任意的， r这数分布。T表示器件进入亚稳态可能性的孔径时间。样空/记的产生必须使用减法器， 0 满标消耗的逻辑资源 S 7 A T 8 9在室温、V电压时，(= .0 sT=

p,稍大。综合后的逻辑资源使用情况也说明了这点。 N 4 B 71 5丁 03 n, o7 s /、 中国自控网：t: w.uo o t 1 F ht/ p/ ww a tc nr . I oC国控邮局订阅号：29 6 3 0元/一1 5—自同 8 .4 6年 2

中文核心期刊‘微计算机信息 (入式与 S C)0 5年第 2卷第 1-期嵌 O 20 1 2 1

关注的重点之一。通过稳定性、耗与资源等方面的功 36锁存器的使用 .该使电路复杂化的常见原因之一是设计中存在许综合考虑 .设计在所实现的软件无线电硬件平台上达 多不必要的锁存器。得电路复杂，使工作速度降低，系得到了成功应用 .到了实用化设计的目标。

统可靠性变差。综合时应该仔细检查是否合理使用了锁存器。由于 U R A T接口的功能特点，计中共使用设了 4个锁存器。用来锁存 A(:和 C n信号。当 U T 20 ) S AR 和 C U总线处在同一个芯片中时， P这些锁存器可以用寄存器取代。

参考文献：[] X R op,T 6 5 0D tset]w wea. m,0 5 1E A C r.S 1C 5 aah eZ, w . r o 2 0 [ x c

【】.le n AC no iMe sal ea i n dga ytms I E 2LKema, .atn, t t e bh vo i itlsse, E E a b r i Dei n et f o ues]V lme4 N ., 9 7 sg adT so mp t[, ou, o 6 1 8 n C rJ[] hi We h ue, ts blyP r r nc f lce IO[]w w 3C r U esrMe t it e oma eo okd FF s, w . s aa i f C Zt.o, 9 6 i m 1 9 c

[Pt Le 4 e rAO,跨越异步时钟边界传输数据的解决方案【】 w .] e z, w we thn . m, 0 e e i ac o 2 01

地绕指位地绕指位三址回示[址回示[]二1 1 1 0 1 1 1 0

型

O lo 0

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作者简介：晓斌，,士研究生，华大学电子工杨男硕清程系；究方向：字电路设计，件无线电；m i研数软 E a: l yn x 0@m i .igu . uc;花荣，,士研究

a gb 2 alt n h a d .赵 ss e n女硕生 .华大学电子工程系；究方向：字信号处理，清研数 软件无线电： mahho r3 alt n h a d .; E izahO@m i .ig u . uc赵 ss e n明生，。士，华大学电子工程系副教授；究方男博清研

( a )

( b )

图 4发送模块 FF IO空满标志的生成

向：软件无线电、经网络及其在信号处理中的应用；神

4综合结果整个设计以 V D H L语言来实现。在 S N P Y Y O SS

Emah ha ms sng uae .n。 i z o@ti h .duc

(0 0 4清华大学1晓斌赵花荣赵明生 10 8杨联系方式：1 0 8北京海淀区清华大学东主楼 9区 (0 0 4

D s nC m ir ei o pl中使用 LI1K库，设定系统工作频 g e S一0 3 8 )晓斌 1室杨率为 2MH,他使用预定的选项，合后最大路径 5 z其综 (日期： 0.2) (日期： 0. 8投稿 2 5. 0 4 6修稿 2 5 . 0 5)延时为 1. n, 06 s预期工作频率大于 9 M。资源使用 6 0 Hz情况如表 1示。所 ( 4接 9页 )作者简介：玲芝，,9 5年生，州轻工曹女 16郑表 1 H L合的资源使用情况 V D综业学院电器信息工程学院，东南大学硕士研究生毕 Cel l Re ee c frn e Aea r业，现为郑州轻工业学院副教授，主要从事远程测控 U1 I ta e n rc 12 0 0 0.0技术研究。E ah al gh@zu . uc;石军，男， m ic o n zi z le . i id n U2 Mo e d m 1 .0 310 17 9 8年生，郑州轻工业学院电器信息工程学院硕士 U3 Rx v ce r 29 0 6 4.0研究生，贯：南；籍河研究方向：程测控，入式系统远嵌U4 U5 Tx t mit Cl ge e ao k n rtr_

2 2.0 41 0 3 3.0 3 0

开发。(5 0 2郑州郑州轻工业学院电气信息工程学院 ) 4 00 曹玲芝石军 (5 7 0孟州孟州市电力公司 )亚萍 44 5任

T tl el o a c l 5 s

6 9 .o 5 00

在 X 2 0 0 6芯片中， S n ly为综合工具，

C V10—以 y pi f ( e ti a d n o mai n Elcrc n I f r t En i e rn Colg o o gn e ig l e f e则使用了 18寄存器， 8个占用了 1%的逻辑资源。最大

路径延迟预期 90 3s预期工作频率 10 . n, 4 MHz 1。

Zh n z o n tt t f L g t I d sr 4 0 0 ) o e g h u I si e o i h n u ty, 5 0 3 Ca, u

L n ziS i n i gh hJu( we mp n fM e g h u, 5 7 0Re, pn Po rCo a y o n z o 4 4 5 ) nYa i g(投稿日 20.6 (期： 5 .修稿日 20 .8 0 5】期： 5 . 0 5)

5仿真与验证设计中对 U R A T各模块分别撰写了相应的测试

程序，证了各模块的正确性。然后把这些模块装配验 ( 8接 1页 )考文献：参 在一起，系统级上再进行了接收、送和中断功能[] i r l ei u pcf ai R vs n20. w. S og在发 1Unvs r l sS eict n(e io .1Ww e aS aB i o i U B. r的门级验证。这种模块化分层次的验证过程在调试中【】华明等，MB 2崇 A A总线与 U B.桥接功能模块的硬件设计，算机 S1 1计 V 1 2N . 3 有效地缩小了查找错误的范围，高了调试效率并保工程 . o.,o3提作者简介：丰军 ( 9 0 )男，,士，京工业大孙 18一，汉硕北证了代码的健壮性。 学电子信息与控制工程学院，制理论与控制工程专控 6结束语业，研究方向：入式系统及其应用。嵌 稳定性和低功耗是嵌入式通信系统的重要设计 (0 0 2北京工业大学电子信息与控制工程学院 ) 1o2 目标。实现需要的功能有时并不困难，的是提高系孙丰军余春瞳难 (日期： 0 . 1) (投稿 2 5. 0 5 6修稿日 20 . 2)期： 5 . 0 58统稳定性和有效降低功耗。时钟的规划和亚稳态的处理与这两个目标有着非常密切的关系，实用化设计是中国自控网：t: w.uo o t 1 o c hI/ p/ ww a tc nr . m.n oc一

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