Cadence SiP设计工具说明

Cadence SiP设计工具介绍

现有的集成电路与封装设计之间的串行设计方法已经不能满足今天的复杂、顶尖的器件设计的成本、性能、以及上市时间压力。电气和物理可行性研究和芯片/封装设计折衷必须在设计周期的早期进行，也就是在芯片实现和可能的选项变得极为有限之前。在这一个阶段，考虑物理设计选择对集成电路的电气性能的影响是至关重要的，反过来也一样。一旦芯片设计已经最终成型，满足设计要求的负担就落在封装设计人员肩上，一旦发现封装难以进行，这时候再要设计公司更改版图已经不太可能。允许设计者进行同步物理和电气设计折衷，能够确保在尽可能短的时间内，使集成电路满足它的性能和成本目标。

而就封装设计本身而言，如何合并逻辑IC、RF IC、无源元件以及机械部件到一个单一的衬底并保证产品的性能是最大的挑战， 具体包括：集成无源元件的专用成型工艺，3D结构验证，复杂信号的完整性，电源传输性能以及系统级功能仿真等。也正是基于对这些设计挑战的充分理解和把握，Cadence-SIP才有能力成为事实上的工业标准，被世界上大多数封装企业所采用。

Cadence公司的先进封装设计工具是一个可升级的平台，可以完全满足不同阶段的需要。以下我们就这些设计工具作简要介绍：

1. Allegro(R) Design Authoring

原理设计及输入

Allegro Design Authoring是SiP，MCM，PCB 通用原理图设计及输入工具。

通过协作式设计方法将工作效率最大化。设计可以在工作表或模块层级上进行划分，每个设计师可以指派一个或多个模块或工作表。不管多少个设计师同时从事相同设计的不同部分都没有问题，不会彼此干扰。接着可以将多个设计阶段组合起来，然后在Allegro 版图设计工具里进行布局。这种同步设计法使Allegro Design Authoring用于大型设计时的效率极高。设计师可以同时进行主板布局与电路图设计。在Allegro Design Authoring或Allegro 版图设计工具里的任何变动可以周期性地合并与同步。

Allegro Design Authoring里的Schematic Editor可用来创建平铺式或层次化的设计，而无需进入“hierarchical”或“occurence”模式。它提供了一个交叉参考器，对电路图添加参考注释，实现已绘制电路图上便利的网络跟踪。你还可以用Schematic Editor迅速安放多个分立元件。例如，要安放512个与512bit总线连接的电阻器，只要将一个电阻器放在总线上，并指定需要放置512个这样的元件，Schematic Editor就会将512 btis连接到512，大大减少需要安放与展示于设计之中的图形元件的数量。

Allegro Design Authoring点对点布线器可以很容易地连接两个不同记号上端口，节省了创建电路图的时间。同理，在现有线路中的双引脚元件的自动插入，会自动产生关联的输入域输出引脚，同时跟随关联的线路名，缩短创建基本电路图的时间。

不管你是使用有几百张图纸的平铺式设计，还是有多个层次的层次化设计，Global Navigate可用于浏览设计中的任何线路或部件，只需轻点鼠标即可。Global Find与Replace窗口可用于寻找与替换设计中的部件或属性。这些都可以直接从Allegro PCB Editor或Allegro PCB SI突出显示。

可定制的规则检查

Allegro Design Authoring用Rules Checker消除了不断的设计迭代，是一种真正全面的验证工具。你可以用它执行电子设计规则检查，检验草拟标准并纠正属性名称、句法与数值。Rules Checker还包含支持下行处理的规则、扇入与扇出错误、加载错误、功耗要求或成本要求。Rules Checker会检查逻辑特性与物理特性之间的排列。此外，它还可以用于指定定制规则，确保符合您的公司或您的项目特定的设计要求。Rules Checker可以用于电路图、物理网表。它有一个规则开发与调试环境用于指定规则，而且可以在批量模式下运行，便于在企业级环境中应用。

模块设计的设计重用

多数设计是从其他设计开始的，或者重用现有设计的大部分内容。Allegro Design Authoring给你众多的重用选择，你可以为设计选择最有效的方法。旧设计、模块或整个设计的图纸都可以重用，这样会减少重复工作域错误。你可以将单张或多张图纸从一个设计复制到另一个设计，使用Import Sheet UI，或者只需在不同的设计之间复制/粘贴特殊电路。你可以重用电子约束作为模块的一部分，或者使用电子约束集（ECSets）。该技术会进一步方便你创建“重用”模块，将其放于库中，使用于其他设计，就像元件一样。来自各模块的线路连接、约束和版图也可以重用。相同的模块可以在同一个设计中使用多次，无需重命名或复制。

2. Cadence SiP Layout XL

SiP版图设计

Cadence SiP Layout为SiP设计提供了约束和规则驱动的版图环境。它包括

衬底布局和布线、IC、衬底和系统级最终的连接优化、制造准备、整体设计验证和流片。该环境集成了IC/封装/I/O布局性能、三维晶粒堆叠结构生成与编辑性能。另外，完全的联机设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特要求。多层倒装芯片与放射状任意角衬底布线提供了快速的约束驱动互连创建。主要的优点有：

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提供三维晶粒堆栈创建/编辑，以进行快速堆栈装配与优化。 实现IC、衬底与系统级IC的I/O填补环/阵列协同设计与连接优化。

允许IC和衬底间的互连分配和优化，以达到基于信号完整性和可布线性的最优/最少层使用。 通过倒装芯片晶粒自动布线-破孔，减少冗长乏味的、耗时的人工破孔编辑。 约束导向的HDI设计，使用自动辅助互动布线，加快实行并减少潜在的错误。 包括全面的衬底DFM性能，以获得快速设计制造准备。

提供三维设计查看器和DRC，以获得精确的全三维键合壳验证、设计复审纠错、以及装配测试设计文件。

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团队式设计分割，缩短设计周期时间并优化设计师资源。 I/O布局器

通过连接分配、I/O布置、及（RDL）布线，IC晶粒抽象I/O布局器提供了BUMP矩阵，I/O填补环/

阵列协同设计的定义和优化。它能从设想创建晶粒的抽象描述，或从数字IC设计团队（LEF/DEF或OA）载入一个抽象描述，然后在SiP衬底环境中优化，如同设计中的其它IC die一样或设计中其他IC晶粒环境中对其进行优化。该I/O布局器基于Encounter技术，确保其与芯片设计团队的IC工具百分之百兼容，并能提供完全的IC技术文档兼容性. ?

衬底平面布局

该平面布局器针对不同衬底层级SiP实现概念的物理原型和评估。它提供了一个完全规则驱动的、基于连接的功能，确保结构正确的方法。晶粒抽象描述、分立组件、连接和约束数据用于建立物理SiP实现。SiP架构师能使用这个图形化直观的编辑工具来构建和评估设计的关键部分，如右图所示。 ?

三维晶粒堆栈编辑器

晶粒堆叠编辑器提供了一个三维构建环境，用来装配包含隔离层、插入层及引线键合与倒装芯片等晶粒粘贴方法的复杂晶粒堆栈。如右图所示。 ?

3D 查看器

Cadence 3D Design Viewer是一个完全的、可靠的模型三维查看器和三维引线键合DRC解决方案，用

于复杂的IC封装设计。它允许用户查看和研究整个设计、或选定的设计子集，如晶粒堆叠或复杂过孔阵列。它还为跨团队设计审查提供了一个共用的参考点。如左图所示。 ?

集成的约束管理

该基于电子表格的集成约束管理系统在物理原型和实现级别提供了互连约束与拓扑结构的定义、应用和管理。通过来自Cadence和其他各IC厂商的分层互连拓扑模板，设计人员可以导入约束并将其应用到业界标准的总线协议，如PCI-Express和DDR2。 ?

衬底编辑器

衬底布局和布线编辑器允许封装版图设计人员基于最终选择方案来物理实现一个SiP设计，包括掩膜创建之前的各种级别的制造准备。它提供了完全规则驱动的、基于连接的性能，可确保结构正确的、为全面设计和装配规则检查环境所支持的方法。晶粒抽象描述、分立组件、连接和约束数据用

于建立物理SiP实现。这样封装版图设计人员就可以使用直观的图形化编辑工具来实现设计和做制造准备。它还支持所有的封装方法：PGA、LGA、BGA、micro-BGA、芯片级、及倒装芯片和引线键合粘贴方法。嵌入式、按钮式的全三维准静态场解算器提供了详细、精确的几何RCL或S-Parameter封装仿真模型的提取和创建，用于PCB设计过程。 ?

组装规则检查（ARC）

全面的组装和制造规则检查器提供了超过50种SiP具体检查。检查可以成组、单独、或以客户定制的方式进行。检查结果出现在Constraint Manager DRC标签中，并作为设计中的图形标记。 ?

自动/交互式引线键合

新的高效率环境提供了快速、强大和灵活的键合外壳创建和编辑。约束/规则驱动的、自动化的键合指阵列布置能与错列晶片焊垫、多重键合层、多重键合环、对称和非对称设计结合使用。对于单个或多重晶粒堆栈的快速初始假设原型，“自动键合”特性可即时创建对称的包括电源和接地环的键合外壳图样。独特的推挤式键合指编辑可使极端复杂的键合外壳在数分钟内开发完成，具备超群的性能和生产力。广泛的引线键合规则和约束能提供实时设计反馈，对所有这些特性进行支持。引线键

合粘贴的晶粒标记与电源/接地环可以快速创建、编辑和优化，以提供多重电压供应

3. Allegro Sigrity SI Base

SiP & PCB信号完整性分析工具

Allegro Sigrity SI Base技术能够解决设计密度越来越高，数据速率越来越快和产品开发周期越来越短的问题，帮助设计师在整个设计过程中解决高速问题。这种方法可帮助设计团队避免设计过程后端耗时的迭代，让他们实现电子性能最大化的同时，将产品总成本降到最低。它支持IBIS模型标准以及Cadence DML。

晶体管级模型导入向导完成原始SPICE仿真器运行前的模型校验。此外，拓扑编辑器中有体现生产容限的模型，帮助工程师提高良品率。

Allegro Sigrity SI Base技术通过提供一个高度集成的设计与分析环境进行仿真，避免了设计数据库之间的转换。设计师还可以精确解决紧缩的时序预算问题，考虑封装设计对晶粒间整体信号性能的影响。这种综合流程对设计师有着巨大的价值，现在他们可以轻松完成复杂高速PCB系统进行预布局与布局后期的参数提取与验证。

Allegro Sigrity SI Base包括一个基于SPICE的模拟器以及强大的宏-建模功能，它组合传统的基于SPICE的结构化建模的优点与行为级建模的速度。嵌入式场计算器建模趋肤效应、接近/拥挤效应，返回路径电阻和依赖于频率的电介质常数。基于SPICE的模拟子系统允许用户为运行在千万比特速度的互连线建模。一个强壮的建模语言提供远超IBIS的可扩展能力，用于I/O缓冲器和有损、耦合、依赖于频率的传输线模型，精确预测印制电路板布线的分布式行为。

Allegro Sigrity SI Base 提供解决方案空间探索环境。包括针对那些需要开发最优约束的用户的最佳环境。它主要的组件是SigXplorer，图形化编辑器允许你通过解决方案空间探索开发约束。SigXplorer是预布线分的业界领导者。该工具使你能够在设计过程的早期解决问题，通过使用扫描参数分析、用户定义的激励与客户定制的测量。

Allegro Sigrity SI Base 通过约束管理器管理约束驱动设计SiP/PCB的过程。允许使用由解决方案空间探索开发的约束，创建约束驱动的物理版图过程，避免在设计过程的最后阶段出现麻烦、耗时的模拟-修改-模拟迭代。

Allegro Sigrity SI Base的SigNoise是对各种互连线进行信噪，串扰进行分析的工具。SigNoise包括了TLsim传输线分析器，SigWave波形显示器。

Allegro Sigrity SI Base还包括高速内部设计套件。缩短带有高速数字电路I/O 缓冲器的复杂器件的内部设计时间。Cadence通过引入一个用于Intel的64位架构的套件，率先在1998年提出内部设计套件的概念，今天在为设计者提供这种完整的解决方案方面Cadence已经成为业界的领导。内部设计套件包含易于模拟的拓扑和预先经过验证的模型，还有嵌入在样板印制电路板文件中的版图约束使能约束驱动的版图设计流程、教程、文档、脚本以及其他工具软件。

Allegro Sigrity SI Base支持用于分析和约束的多电路板配置。从母板或者子卡互连到芯片的配置。包括支持拓扑探索、布局规划、以及后布线验证。

4. Allegro Sigrity PI Base

SiP & PCB电源完整性分析工具

Allegro Sigrity PI Base 同时具备DC与AC电源完整性功能。Allegro PCB PDN Analysis包含静态IR压降（DC）分析技术，可检验供电系统是否提供了足够的电流用于驱动信号。这种分析会考虑到回路瓶颈的影响；密集引脚阵列封装的元件导致的纽扣状平面；以及电源层与接地层的迹线布线导致的可用铜线的减少。分析中还计算了连接相同网络中多个接地层的通道。结果可以在图形化的电压降画面中查看，或者在被标记为电流接受器的任何引脚的电压降报告中查看。或者在线网的任何一点看相对和绝对压降。

Allegro Sigrity PI Base电源完整性，这是Allegro PCB/SiP的一个选件。它独特、集成的设计与分析环境使得供电系统的噪音定量与控制不需要再进行猜测。工程师可专注于设计，不用苦恼于CAD系统和分析引擎之间的数据转换问题。Allegro Sigrity PI Base将可靠的技术集成到Cadence设计和分析环境中，解决高速设计中遇到的电力输送问题。

频率域仿真可帮助用户量化供电系统在相关频率范围中的阻抗。此外，退耦电容选择与布局的有效性可以在时域中检验，其中电压的波动可以测量与优化。

芯片电流分布会精确定性Allegro Sigrity PI Base中的目标阻抗。此外，芯片上的电容与来自封装的阻抗，或者封装与晶粒供电模型，可以被指派到电路板上二维层结构的任意位置，以执行频率或时域仿真。

5. Allegro Sigrity Package Assessment and Extraction Option

封装寄生参数提取软件

Allegro Sigrity Package Assessment and Extraction Option是专用的IC封装模型提取和分析工具，而IC封装模型对于系统级的信号完整性(SI)和电源完整性(PI)的精确分析尤为重要。相比较于同类工具，Allegro Sigrity Package Assessment and Extraction Option的IBIS RLC电路模型或宽带SPICE电路模型提取都具有无可比拟的性能优势(通常快10倍以上)。

Allegro Sigrity Package Assessment and Extraction Option可以和Cadence SiP Layout 和Allegro? Package Designer转换数据。可以准确快速评估信号和电源完整性问题的可行性。模型提取功能提供独特的全封装模式提取，精度达到多千兆赫兹频率范围。

Allegro Sigrity Package Assessment and Extraction Option基于全波仿真算法提供无可比拟的宽带电路模型，其优化的多阶电路模型为用户提供独一无二的精度和高度压缩的模型大小。独特的封装模型电性能评估引擎使用户可快速发现和定位潜在的设计问题，强大的封装结构(如单芯片封装、多芯片封装MCP以及系统级封装SiP等、Flip-chip/Wirebond封装等)支持能力使得用户可快速提取全封装或部分网络的电路模型。

Allegro Sigrity Package Assessment and Extraction Option内嵌含以下主要功能模块： Sigrity XtractIM –封装模型提取 3DFEM – 3维电磁场分析提取 PowerDC – 电热一体分析工具

Sigrity XtractIM –封装模型提取

XtractIM 针对IC封装的RLC电路模型提取和评估，具有同类工具10倍以上的速度优势和无可比拟的全波精度，支持独一无二的优化宽带多阶电路模型。

Sigrity? XtractIM? 是专用的IC封装模型提取和分析工具，而IC封装模型对于系统级的信号完整性(SI)和电源完整性(PI)的精确分析尤为重要。相比较于同类工具，XtractIM的IBIS RLC电路模型或宽带SPICE电路模型提取都具有无可比拟的性能优势(通常快10倍以上)。

XtractIM 基于全波仿真算法提供无可比拟的宽带电路模型，其优化的多阶电路模型为用户提供独一无二的精度和高度压缩的模型大小。独特的封装模型电性能评估引擎使用户可快速发现和定位潜在的设计问题，强大的封装结构(如单芯片封装、多芯片封装MCP以及系统级封装SiP等、Flip-chip/Wirebond封装等)支持能力使得用户可快速提取全封装或部分网络的电路模型。

主要功能还包括

? 为系统级分析提供IC封装设计指导和精确验证模型 ? 产生耦合的标准IBIS RLGC电路模型

? 产生Pi-或T-电路格式的单阶SPICE RLGC模型 ? 产生优化的宽带多阶SPICE电路模型

? 支持封装结构电性能的评估和检查，支持RLC电参数的可视化显示

? 支持单芯片或多芯片封装(MCP)设计，如Flip-chip,Wirebond, BGA以及Leadframe ? 支持全封装或有限网络的电路模型提取

? 支持系统级信号完整性(SI)/电源完整性(PI)分析 ? 界面友好，易于使用，尤其适用用封装设计人员和新手

? 比同类工具的RLC模型提取通常快10倍以上 ? 三维全波引擎保证其精确的模型提取能力 ? 广泛的IC封装和系统级封装(SiP)支持接口

? 独特的封装模型电性能评估和图形化显示能力帮助用户快速评估潜在的设计风险并加以避免 ? 灵活的Pin-Group选项使用户可自由掌握模型规模；支持完整封装设计的全模型提取，支持无

源器件模型的自由链接? 支持非对称Pi-或T-电路模型拓扑，精确模拟信号, 电源和地之间的相互耦合

? 支持宽带SPICE电路模型提取，其全波仿真引擎确保电路模型可验证的仿真精度

? 支持可压缩的宽带电路模型（通常是S参数模型大小的2%左右），大大提高时域仿真的效率 ? 灵活的2D/3D显示模式， 表格化的结果输出和打印

3DFEM – 3维电磁场分析提取

Allegro Sigrity Package Assessment and Extraction Option内嵌3DEM提分析工具供快速，精确的全波频率的IC封装和印刷电路板为基础的分析，全波动态电磁分析与专利技术，考虑到多层电路板结构中的各种相互作用；三维有限元全波EM模块已建成的2层电路板和更复杂的信号/电源/接地结构EM分析和S参数提取。三维有限元模块具有与PowerSI相同的易于使用的图形用户界面

主要功能还包括

? 提供快速高精度全波段分析 ? 进行多层结构的动态全波电磁场分析 ? 完美处理各种复杂结构及2层板结构 ? 得到高精度的低频段仿真结果 ? 与PowerSI紧密结合，方便上手 ? 特有仿真流程，快速完成仿真设置 ? 特有的自适应Mesh方式加快仿真速度 ? 仿真速度比同类工具快10倍以上

PowerDC – 电热一体分析工具

Allegro Sigrity Package Assessment and Extraction Option内嵌电热一体分析工具 PowerDC。 PowerDC是高效准确的电热一体分析工具。集成的电热混合仿真引擎给设计人员提供了准确的设计指导，并降低了制造成本，缩减设计流程。

PowerDC基于电磁场理论求出电源/地平面上的电压分布、电流密度的矢量分布，过孔电流和电阻。 全新的FEM仿真引擎在仿真精度和效率上有了很大的提升。其精细的三角形网格剖分比其他工具采用的矩形网格在计算结果和显示精度上要先进很多，另外特有的快速算法使工具即使在仿真大型PCB时也仅需数分钟的时间。

管理系统级的IR Drop分析

如今的供电电压越来越低，另一方面工作电流却越来越大，这使得IR Drop分析成为高性能封装和PCB设计中的重要一步。PowerDC是一个操作非常简单的，确保ASIC芯片获得稳定直流供电的工具。而且根据5％或更低噪声容限的要求，设计人员发现有效的控制直流损耗可以更好的满足交流噪声的容限值。PowerDC通过对整个PDS系统快速准确的IR Drop分析可以实现对每个器件端对端的电压控制。仿真结果可以灵活显示并用于确认布局布线后的DRC检查。PowerDC采用了特殊的有限元算法来确保仿真的准确性，即使对于复杂的平面结构和多电压的供电系统也能够又快又准的得到仿真结果。

优化VRM的设置

对包含多个器件的供电系统，PowerDC可以自动化智能化的选择VRM的感应线位置。将感应线放在最佳的位置可以改善电压容限10％或者更多，工作时感应位置的反馈电压将迫使VRM增大输出电压直至达到最大的安全补偿范围。如果单个供电网络上有多个VRM器件，PowerDC还可以进行VRM的分组并自动的调节电流的输出平衡。

控制平面和过孔电流密度

当前的PCB设计层数越来越少，器件、过孔和布线密度越来越高，这些因素都使得电源网络的布线空间越来越少。大多数情况下，电源平面都不是想象中的完整平面，而是支离破碎的并表现出Swiss Cheese的效应。如果不仔细分析，那么在电源平面布线的瓶颈区和动态平面的切断区会局部过热，严重时系统甚至不能正常工作。PowerDC能够在设计的任何时候发现这些潜在的风险，并用非常直观的方式显示出来。

灵活的仿真流程

PowerDC针对直流分析集成了一个基于任务的仿真流程，它为系统设计工程师和布局布线工程师提供了一个简单易学的仿真环境。PowerDC不但会检查电源网络是否相连，还会检查这些连接的好坏程度。交互式的用户界面可以方便的完成改版设计前后的what-if分析。各种PCB和IC的布线文件都可以导入到PowerDC中，内置的Constraint管理器可以输入用户定义的各种限制条件。需要的时候还可以为芯片的每个管脚指定不同的工作电流。PowerDC的仿真结果可以导出为SPICE子电路的格式，用于其他相关分析。此外，专家用户还可以编辑XML文件以便创建适合自己的仿真流程。

主要功能还包括

? 为系统级分析提供IC封装设计指导和精确验证模型 ? 产生耦合的标准IBIS RLGC电路模型

? 产生Pi-或T-电路格式的单阶SPICE RLGC模型 ? 产生优化的宽带多阶SPICE电路模型

? 支持封装结构电性能的评估和检查，支持RLC电参数的可视化显示

? 支持单芯片或多芯片封装(MCP)设计，如Flip-chip,Wirebond, BGA以及Leadframe ? 支持全封装或有限网络的电路模型提取

? 支持系统级信号完整性(SI)/电源完整性(PI)分析

本文来源：https://www.bwwdw.com/article/9m2t.html