数字频率合成器的FPGA设计实现 - 图文

数字频率合成器的FPGA设计实现

数字频率合成器的FPGA设计实现

1 绪论

1.1 频率合成技术的背景 1）直接频率合成

直接频率合成理论大约在20世纪30年代中期开始形成，当时是利用单个或多个不同频率的晶体振荡器作为基准信号源，经过倍频、分频、混频等途径直接产生许多离散频率的输出信号，这就是最早应用的频率合成器，称之为直接式频率合成器．采用单一个或多个不同频率的晶体振荡器作为基准信号源，经过具有加减乘除四则运算功能的混频器、倍频器、分频器和具有选频功能的滤波器的不同组合来实现频率合成。利用不同组合的四则运算，即可产生大量的、频率间隔较小的离散频率系列。根据参考频率源的数目和四则运算电路组合的不同，直接式频率合成器有着许多不同的形式．如可由较多晶体振荡器或频率源同时提供基准频率，或仅由一个或少数几个晶体振荡器提供基准频率。尽管合成器仅输入一个参考频率，但只需改变各倍频次数和分频器的分频数，即可获得一系列的离散频率。 2）锁相频率合成

相位反馈理论和锁相技术应用于频率合成领域，产生了间接式频率合成器。所谓间接式是指合成器的输出信号不是直接从参考源经过变换而得，而是由锁相环的压控振荡器间接产生所需要的频率输出，所以，间接式频率合成器又称为锁相频率合成器．它是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器综合出大量离散频率的一种技术。锁相频率合成器由基准频率产生器和锁相环路两部分构成。基准频率产生器为合成电路提供一个或几个高稳准的参考频率，锁相环路则利用其良好的窄带跟踪特性，使频率准确地锁定在参考频率或其某次谐波上，并使被锁定的频率具有与参考频率一致的频率稳定度和较高的频谱纯度[21。由于锁相环路具有良好的窄带滤波特性，故其输出信号质量较直接式频率合成器得到明显的改善。锁相技术在频率合成中的成功应用，使频率合成技术获得突破性进展。锁相频率合成器的结构简单、输出频率成分的频谱纯度高，而且易于得到大量的离散频率等优点引起了人们的极大关注，为频率合成器的广泛应用打下了基础。在锁相频率合成器中，输出频率系列是由压控振荡器(NCO)产生的。该频率在环路的鉴相器中，不断地与来自石英晶体振荡器的基准频率进行相位比较，并通过比较后产生的误差信号对振荡频率进行校准，使输出频率系列中的任一频率均具有与基准频率相同的频率稳定度[41。由于鉴相器要求进行相位比较的两输入频率在数值上相等，由此形成了多种锁相频率合成的方法，其中主要有：脉冲控制锁相法和数字锁相合成法。

3）直接数字频率合成

数字技术的飞速发展，使频率合成技术也跃上了一个新的台阶。1971年，美国学者

J·Tiemey,C·M·Radcr和B·Gold提出了以全数字技术从相位概念出发，直接合成所需波形的～种新的频率合成原理，形成了第三代频率合成方案——DDs。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。

1.2 频率合成器的发展情况

随着现代电子技术的发展，在通讯、雷达、宇航、电视广播、遥控遥测和电子测量等使用领域，对信号源的频率稳定度、频谱纯度、范围和输出频率提出了越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但已不能满足众多应用场合的要求，许多应用领域对信号频率的稳定性要求起来越高，而且不仅需要单一的固定频率，还需要多点频率。为了解决这个问题，于是产生了频率合成技术。频率合成就是将具有低相位噪声、高精度和高稳定度等综合指标的参考频率源经过电路上的混频，倍频或分频等信号处理以便对其进行数学意义上的加、减、乘、除等四则运行，从而产生大量具有同样精度的频率源，实现频率合成的电路叫频率合

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成器。频率合成技术起源于二十世纪30年代，至今已有七十多年的历史。

早期的频率合成器是由一组晶体振荡器组成的，要输出多少个频率点，就需要多少个晶体。频率的切换由人工来完成，频率的准确度和稳定度主要由晶体来决定，很少与电路有关。后来这种合成方式被非相干合成的方法所代替。非相干合成虽然也使用了晶体，但它的工作方式是以少量的晶体产生许多频率。与早期的合成方式相比，成本降低了，而稳定性提高了。但是研制由多块开关晶体所组成的晶体振荡器是一个非常复杂的任务，而且成本高，不经济。所以后来科学家又提出了相干合成法。最早的相干合成法是直接频率合成(Direct Frequency synthesis)。直接频率合成是利用混频、倍频、分频的方法由参考源频率经过加、减、乘、除运算直接组合出所要需频率的方法。不过，直接合成也可以用多个基准源通过上述方式得到所需的频率。这种方法由于频率切变速度快，相噪低使之在频率合成领域占有重要地位，但因直接式频率合成器杂散多，体积大，研究复杂，成本也令人不可接受，故该方案已基本被淘汰。

在直接频率合成之后出现了间接频率合成(Indirect Frequency Synthesis)。间接频率合成包括模拟间接频率合成(注入锁相、模拟环锁相、取样锁相)，锁相环频率合成，数字锁相频率合成。这种方法主要是将相位反馈理论和锁相技术运用于频率合成领域，它的主要代表是锁相环Pu，(Ph蹴-Lockod Loop)频率合成，被称为第二代频率合成技术。现在最常用的结构是数模混合的锁相环，即数字鉴相器、分频器、模拟环路滤波和压控振荡器的组成方式，因具有相噪低，杂散抑制好，输出频率高，价格便宜等优点至今仍在频率合成领域占有重要地位。目前已有许多性能优良的单片PLL频率合成器面市，典型的有Motorola公司的MCl45191、Oualcomm公司的Q3236、NationalSemiconductor公司的LMX2325、LMX2326，LMX2330。这极大地推动了PLL频率合成方式的应用f2。众所周知，传统的锁相环频率合成器，每当编程分频器分频比改变1时，所得到的输出频率的改变量即为参考频率f。为提高频率分辨率，就必须减小参考频率f，结果就使频率切换时间变长。因此，频谱纯度、换频速度以及频率间隔是相互矛盾的。为了解决这对矛盾，1969年DANA实验室有限公司发明了一种利用单环频率合成器来减小频率间隔的新方法一“小数分频”。这种新颖、独特的单环小数分频频率合成器一经问世就受到各方面的关注和青睐，大有取代传统的多环结构合成器的趋势，是一种有效的新颖频率合成器。随着数字信号理论和超大规模集成电路VLSI的发展，在频率合成领域诞生了一种革命性的技术，那就是上世纪七十年代出现的直接数字频率合成DDS(Direct Di西tal frequency Synthesis)，它的出现标志着频率合成技术迈进了第三代。

1.3 本课题研究的内容和意义

本次设计是利用可编程器FPGA完成一个DDS系统，虽然但是用用FPGA实现DDS技术在某些方向存在着DDS芯片不能取代的优势，用FPGA实现DDS技术比较灵活，可以产生多种调制方式，多种组合方式，并且可以实现多个DDS芯片的功能，更加集成。专用的DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，而且还可以降低外国对高性能DDS芯片禁运的风险。

本论文主要是用FPGA实现直接频率合成器DDS的目的。DDS即直接频率合成器，主要是由相位累加器，相位调制器，正弦波数据表（ROM）和D/A转换器构成。每来一个时钟CLOCK，加法器就将频率控制字与累加寄存器输出的累加相位数据相加，相加的结果又反馈至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，在每一个时钟脉冲输入时，相位累加器便把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。在这当中，使用了PLL提高和稳定输出频率，同时数据存储表中存储不同的波形数据，有三角波，正弦波，方波三种波形。可以调频，调相，调幅，也易于实现ASK，FSK，PSK的调制方式，在通信领域有一定的用途。

2 用FPGA实现DDS的关键技术 2.1 DDS的主要知识

2.1.1 DDS的基本原理

1） 下图为DDS的基本原理图 ，频率控制字M和相位控制字分别控制DDS输出正弦波的

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频率和相位。DDS系统的核心是相位累加器，它是由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，香味寄存器以步长M增加。相位寄存器的输出与相位控制字相加，其结果作为正弦查找表的地址。正弦查找表由ROM构成，内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中0°-360°范围的一个相位点。查找表把输入的地址信息映射成正弦波的幅度信号，同时输出到数模转换器（DAC）的输入端，DAC输出的模拟信号经过低通滤波器（LPF），可得到一个频谱纯净的正弦波。

图2- 1

一个正弦波，虽然它的幅度不是线性的，但是它的相位却是线性增加的。DDS 正是利用了这一特点来产生正弦信号。如图 2，根据DDS 的频率控制字的位数N，把360° 平均分成了2的N次等份。

图2- 2 2）可行性理论论证

以产生正弦信号为例，它的输出可以用下式来描述

Sout=Asinwt=Asin(2*pi*fout*t) （ 2-1）

其中Sout是指该信号发生器的输出信号波形，fout 是指输出信号对应的频率，式得表述对于时间t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理。用基准时钟clk进行抽样，

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10.80.60.40.20-0.2-0.4-0.6-0.8-102468101214161820

图2- 3

令正弦信号的相位：θ=2*pi*fout*t。在一个clk周期Tclk内，相位θ的变化量为

Δθ＝2*pi*fout*Tclk=2*pi*fout/fclk ( 2-2)

为了对Δθ进行数字量化，把2*pi切割成2^N份，因此，每个clk周期的相位增量可用量化值BΔθ来表述为：BΔθ≈2^N*Δθ/(2*pi),且BΔθ为整数。与Δθ=2*pi*fout/fclk联立得：BΔθ≈2^N*fout/fclk。这样就可将正弦信号Sout=Asinwt=Asin（2*pi*fout*t）的表达式变为：

Sout=Asin（2*pi*fout*t）=Asin(θk-1+Δθ)=Asin[2*pi*(Bθk-1+ BΔθ)/2^N] (2-3)

由上面的推导可以看出，只要对行为的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值决定了信号的输出频率，并呈现出简单的线性关系。

输出频率 fout=fclk*BΔθ/2^N 频率分辨率 △f=fclk/2^N

频率控制字 BΔθ≈2^N*fout/fclk 其中BΔθ要取整。 3）形成方案

根据上述原理，为合成所需的频率，需解决下列技术问题： ? 需控制每次采样的相位增量，并输出模2的累积相位。 ? 将模2的累积相位变换成相应的正弦函数值的幅度，可用ROM存储一个正弦函数表的幅

值代码。

? 将幅度代码变换成模拟电压。可用数模转换器DAC完成。

? DAC输出的电压是经保持的阶梯波，需经低通滤波器之后才能得到模拟信号。 2.1.2 DDS的结构

DDS的基本结构包括相位累加器(PD)、正弦查询表(ROM)、数模转换器DAC和低通滤波器(LPF)，其中DDS从频率寄存器开始到波形存储表的数字部分通常也可称作数控振荡器(Nc0一Numerical Control Oscillator)。模块NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为： 频率控制字K；

? 在时钟脉冲的控制下，该频率控制字累加至相位累加器生成实时数字相位值； ? 将相位值寻址ROM转换成正弦表中相应的数字幅码。模块DAC实现将NCO产生的数

字幅度值高速且线性地转变为模拟幅度值，DDS产生的混叠干扰由DAC之后的低通滤波器滤除。

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? 相位累加器(PD)

相位累加器是DDS最基本的组成部分，用于实现相位的累加并存储其累加结果。若当前相位累加值为Pi，经过一个时钟周期后变成Pi+1，则满足： Pi+1=Pi+X

式中，X为相位步进量，相位累加器的传统基本结构由一个L 位累加器和一个L 位寄存器构成寄存器常采用D 触发器来构成这个相位累加器。为降低最小频率，采用下图所示的做法。

图2- 4

? ROM表

DDS查询表所存储的数据是每一个相位所对应的二进制数字正弦幅值，在每一个时钟周期内，相位累加器输出序列的高m位对其进行寻址，最后的输出为该相位相对应的二进制正弦幅值序列。若要频率分辨率高，则存储器的深度要深，要使输出波形好，则幅度的量化值得为数要多。由于正弦波的对称性，可以采取压缩法只取其中的四分之一，从来提高系统性能。

? DAC转换模块

数模转换器的作用是将数字信号转变成模拟信号，而实际上由于DAC 分辨率有限，其输出信号并不能真正地连续可变，所以只能输出阶梯模拟信号，为系统正确地选择DAC 是一个十分关键的问题。因为DAC 直接决定了系统的性能,他对DDS 输出频谱质量有很大的影响。一般分析主要有三个：即DAC 的分辨率、DAC 的非线性以及DAC 转换过程中会出现尖峰脉冲等。DAC 的分辨率由所选器件决定的。它还受ROM 输出的二进制代码长度的限制。选择DAC 时还应考虑分辨率和价格之间的关系，它对输出频率的影响可归结到ROM舍位中去。DAC 的非线性相当复杂，并且每个DAC 的非线性特性也不尽相同，其数学模型难以建立而且DAC 工作时转换过程中存在的尖锋脉冲，对DAC 输出信号的频谱特性有着比较大的影响。

2.1.3 DDS的主要性能指标

频率合成器技术指标有很多，在不同的场合有不同的适用描述，但其中最主要和最普遍的技术指标如下： ? 工作频率范围

合成器最高与最低输出频率所确定的频率范围，称为合成器的工作频率范围。在此范围内，合成器能输出间隔一定的众多离散频率中的某一振荡频率(称为信道)或某几个振荡频率。各振荡频率的稳定度及其它性能均应满足系统的性能要求． ? 频率间隔

每个离散频率之间的最小间隔称为频率间隔，又称分辨力，频率间隔的大小，随合成器的用途而不同。例如，短波单边低通信的频率间隔一般为100Hz，有时为10Hz，1Hz甚至O.1Hz。超短波通信则多取50kHz，有时也取为25kHz,12.5Hz等等。 ? 频率转换时间

由一个工作频率转换到另一个工作频率并达到稳定所需的时间。其数值与合成器的电路形式有关。

? 频率稳定度与准确度

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频率稳定度是指在规定观测时间内，合成器输出频率偏离标称值的程度，一般用该偏离值与输出频率的相对值来表示。准确度则表示实际工作频率与其标称值之问的偏差，又称频率误差。稳定度与准确度有着密切的关系，因为只有频率稳定度高，频率准确度才有意义． ? 频谱纯度

频谱纯度是指输出信号频谱的纯净程度。可以用输出端的有用信号电平与各寄生频率总电平之比的分贝数表示。图2．1示出在一般情况下，合成器在某～选定输出频率附近的频谱分布。由图可见，除有用频率外，其附近尚存在各种周期性干扰与随机干扰以及有用信号的各次谐波成分．这里，周期性干扰多数来源于混频器的高次组合频率，它们以某些频差的形式，成对地分布于有用信号的两边。而随机干扰则是由设备内部各种不规则的电扰动所产生，并以相位噪声的形式分布于有用频谱的两侧。有时也把各种周期性干扰视为另一种相位噪声。

2.1.4 DDS的应用

基于DDS波形产生的应用现阶段主要在两个方面：

设计通讯系统需要灵活的和极好的相噪，极低的失真性能的频率源，它通常选用DDS结合它的光谱性能和频率调谐方案，这种应用包括用DDS于调制方面，作为PLL参考去加强整个频率的可调制度，作为本机振荡器（LO），或者射频率的直接传送。 许多工业和医学应用DDS作为可编程波形发生器。因为DDS是数字可编程，它的相位和频率在不改变外围成分的情况下能很容易地改变，而传统的基于模拟编程产生波形的情况下要改变外围成分。DDS允许频率的实时调整去定位参考频率或者补偿温度漂移。这种应用包括应用DDS在可调整频率源去测量阻抗（比如：基于阻抗的传感器），去产生脉冲波形已调制信号用于微型刺激，或者去检查LAN中的稀薄化和电缆。

2.2 FPGA 的主要知识

2.2.1 FPGA 的基本原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 2.2.2 FPGA 的设计流程

FPGA的详细设计流程如下图所示：

图2- 5

2.2.3 FPGA在DDS中的应用

在DDS 系统中FPGA 的主要作用是：

? 保存频率字构成相位累加器，产生ROM 地址 ? 产生ROM 存储表结构

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? 产生接口电路 2.2.4 Cyclone 系列介绍

Cyclone是Altera中等规模FPGA，2002年12月份推出。从那以后，己向全球数千位不同的客户交付了数百万片，成为Altera历史上采用最快的产品。它采用O．13 um工艺、全铜SRAM工艺、1．5V内核供电，容量从2910个逻辑单元到20060个逻辑单元，并嵌入了4级最多为64个RAM块(128x36bit)。Cyclone器件支持大量的自外数据传输的单端I，O标准，包括LVTTL、LVCMOS、PCL、SSTL-2和SSTL-3。为满足设计者更快数据速率和信号传输能力的需要，Cyclone器件还设有高达311Mbps的低压差信令(LVDS)兼容通道。由于采用了特殊的三级布线结构，其裸片尺寸大大降低。

Cyclone器件的性能可与业界最快的FPGA芯片相抗衡，是一种低成本FPGA系列，目前的主流产品，它具有以下特点：

? 可编程逻辑器件，具有实现宏功能的增强嵌入式阵列(例如实现高效存储和特殊的逻辑

功能)和实现一般功能的逻辑阵列，每个EAB的双口能力达到36比特宽，可提供低价的可编程片上系统(system-on-a-programmable-chip，SOPC)集成。

? 高密度：2万到20万个典型门，高达294912位内部RAM(每个EAB有4096位，这些

都可在不降低逻辑能力的情况下使用)。

? 系统级特点：多电压接口支持1．5V、1．8V、2．5V、3．3V和5V设备；低功耗；

双向I／O性能达到640MHz：完全支持33MHz或66MHz，3．3V的PCI局部总线标准；内置JTAG边界扫描测试电路；可在1．5V内部电源电压下工作；通过外部的配置器件、智能控制器或JTAG端口可实现在线重配置(ICR，In-Circuit reconfigurability)。 ? 灵活的内部连线：快速、可预测连线延时的快速通道；实现算术功能(诸如快速加法器、

计数器和比较器)的专用进位链；实现高速、多扇入功能的专用级联链；实现内部总线的三态模拟；多达六个全局时钟信号和四个全局清除信号。

? 强大的I／O引脚：每个引脚都有一个独立的三态输出使能控制和漏极配置选项；可编

程输出电压的功率控制，可减小开关噪声。

? 具有锁相环(PLL)和全局时钟网络，提供完整的时钟管理方案。其PLL具有时钟倍频和

分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出(TC0)和建立(TSU)时间。

本设计采用的是ALtera公司的EP1C6Q240的芯片。

2.3 本章小结

这一章主要是介绍了DDS和FPGA的相关知识，其中有DDS的基本原理，为下章DDS的设计打下基础，FPGA主要介绍了基于FPGA的设计流程。

3 基于FPGA的DDS的设计实现

3.1 MAX+PLUS II

3.1.1 MAX+PLUS II软件的使用

1）所用的器件是EP1K30QC208-2； 2）常用的设计输入方法

a.通过图形编辑器，创建图形设计文件（.gdf）;

b.通过文本编辑器，使用AHDL语言，创建文本编辑文件（.tdf）; c.使用VHDL语言，创建文本设计文件（.vhd）;

d.使用Verilog HDL 语言，创建文本设计文件（.v）; e.通过波形编辑器，创建波形设计文件（.wdf）;

3)文本输入后保存，名字要与实体名字一致，编译，若没错，建立一个新的波形计文件，填入节点，设初值，进行功能仿真，仿真没错后，可以下到板里进行时序仿真。

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3.1.2 使用MAX+PLUS II 实现DDS

图3- 1

该图所示DDS 的工作原理图，运用FPGA对个模块进行设计。

说明：整个DDS模块采用一个时钟同步各个模块的运算速度。其中相位累加器SUM32是一个带有累加功能的32位加法器，它以设定的32位频率控制字K作为步长来进行加法运算，当其和满时计数器清零，并且高十二位作为输出，作为ROM表的地址。相位寄存器REGA时一个一般的十二位寄存器，它对输入端输入的数据进行寄存，当下一个时钟到来时，输出寄存的数据。正弦波查找表ROM是DDS最关键的部分，也是最复杂的部分。设计时首先对正弦函数进行采样，接着将采样的结果放到ROM模块的对应存储单元里，每一个地址对应一个数值，输出为10位，为了保证输出数据的稳定性，将ROM的输出数据先寄存在REGOUT中，待下一个时钟来到时，再将其输出。整个系统各模块是在同步时钟信号CLK的控制下协调工作的。 这里的正弦波是采用查找表的方法实现的。同时可以输出正弦，三角，方波。

? ROM的生成方法：

? 首先产生.mif的文件，然后使用Altera的MegaWizard Plug-In Manager定制一个 LPM_ROM即可。.mif可以用Quartus II软件生成。 ? 用C语言编写的正弦函数数据采样程序如下：

#include “stdio.h” #include “math.h”

Main() { int i; float s;

for(i=0;i<1024;i++)

{s=sin(actan(1)*8*i/1024);

P rintf(“%d:%d;\\n”,(int))(s+1)*1023/2)); }}

把上述程序编译成程序后，形成sin_rom.exe文件，在DOS命令下执行： Sin_rom>sinmif.mif;

可生成mif文件中的ROM表数据，然后再加上头部说明 width=10; depth=1024;

address_radix=dec; data_radix=dec; content begin

? 可用Matlab来实现ROM表的数据

利用MATLAB计算出正弦波形的浮点值，并量化10位的定点波形数值。

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x=linspace(0,6.28,4096); y=sin(x);

y=y*1023;(存在C盘的文本中) fid=fopen（’C：/sin_coe.txt’,’wt’）; fprintf(fid,’.0f\\n’,y1); fclose(fid);

可生成一个正弦波的数据表。 ? 用振荡器产生正弦波

图3- 2

仿真结果如下所示：

1）直接用MAX+PLUS II来仿真

图3- 3

2） 可以借助Matlab来仿真

由于输出的数据与ROM表的值完全符合，因此将输出数据绘制矩阵在MATLAB仿真。 在MATLAB 中的 SIMULINK 的DSP Builder中可以用下面的模型来仿真只要改变地址的位数就可以实现调频。因为地址数的长度不同，一个周期所用的时间就不同，这样频率就不同。只是简单的调频。

图3- 4

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结果如图所示：

图3- 5

3.2 Quartus II

3.2.1 DSP Builder 软件

DSP Builder是一个系统级（或算法级）设计工具，它构架在多个软件工具之上，并把系统级（算法仿真建模）和RTL级两个设计领域的设计工具连接起来，都放在了Matlab/simulink图形设计平台上，而将Quartus II作为底层设计工具置于后台，最大程度地发挥了工具的优势。DSP Builder 依赖于MathWorks 公司的数学分析工具MATLAB/Simulink，以及Simulink的Blockset出现。可以在Simulink中进行图形化设计和仿真，同时又通过SignalCompiler把Matlab/Simulink 的模型设计文件（.mdl）转换成相应的硬件描述语言VHDL 设计文件，以及用于控制综合与编译的tcl脚本。对于综合以及此后的处理都由Quartus II 完成。由于在FPGA上设计一个算法模型的复杂性，设计的性能队形不同的应用目标有不同的要求，设计的软件工具也不仅仅是Simulink和Quartus II，DSP Builder 针对不同情况提供了两套设计流程，即自动流程和手动流程。

图3- 6

使用步骤： 1）打开Matlab环境

2）建立工作库

3）了解Simulink库管理器 4）建立新的模型文件 5）放置SignalCompiler

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5．如果想提高频率分辨率可以增加ROM表的深度，但要考虑成本。

6．DAC转换模拟信号后最好加一个低通滤波器，这样可以使输出的频谱纯净。

7．该实验中三角波和方波的频带宽度比较小，主要是由数据表生成的，可以使用程序来生成：

方波：if(address>12’7ff) da_data2=3ff; Else da_data2=000; 三角波： da_data3=000;address=0; If (0<=address<=12’h3ff)

Da_data3=da_data3+1;

Else if(12’h400<=address<=12’hbff) Da_data3=da_data3-1; Else da_data3=da_data3+1; 8.抑制其中的一些噪声。 4 系统的噪声分析

4.1 相位噪声的概念

相位噪声一般是指在系统内各种噪声作用下的输出信号相位的随机起伏。通常相位噪声又分为频率短期稳定度和频率长期稳定度。所谓频率短期稳定度，是指由随机噪声引起的相位起伏或频率起伏。至于因为温度、老化等引起的频率慢漂移，则称之为频率长期稳定度。通常我们主要考虑的是频率短期稳定度问题，可以认为相位噪声就是频率短期稳定度。一个理想的正弦波信号可用下式表示： V(t)=Asin2*pi*f*t

式中，V(t)为信号瞬时幅度，A为标称值幅度，f为标称值频率。此时信号的频谱为一线谱。但是由于任何一个信号源都存在着各种不同的噪声，每种噪声分量各不相同，使得实际的输出成为： V(t)=(A+ε(t))sin(2*pi*f*t+Φ(t))

一般情况下，由于输出信号的幅度噪声调制功率远小于相位噪声调制功率，所以ε(t)<

同去相位噪声Φ(t)的存在，使频率源的频率不稳定。这种不稳定度常用频域相对单边带功率谱L（△f）来表征。如图5—1所示，它被定义为在一个偏频上噪声功率与载波信

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号功率的比值，通常把它归一化到1Hz带宽，单位是dBcMz。计算公式如下： L（△f）=10*log((Psideband(f+△f))/Pcarrter) 4.2 噪声的来源和影响

4.2.1 相违截断产生的影响 在DDS技术中，为了得到一定的频率分辨率，通常相位控制字的位数取得很大如果把相位累加器输出的所有位数全部用来查询正弦函数表，那正弦表的容量会非常的大。由式△f=2^(-N)*fc，取较大的N值，可以做到极高的频率分辨率，实际中往往取相位累加器的宽度N=32。比如，为了提高频率分辨率，DDS器件AD9953采用了32-bit频率控制寄存器，因此其N=32，正弦函数表的宽度为19-bit，则ROM表的所需容量为：2^32x19=5．1539607552x10^10位。 如果N位全部用来寻址ROM，需要极大的存储量，如此巨大的ROM表容量在实际工作中难以实现。因此，常使用高M位来寻址，舍去低的B=N-M位的相位截断方法。这实际上相当于取消了理想DDS的第一个假设条件，这种相位截断是DDS杂散的主要来源，即相位截断误差。因为DDS的输出通常都是正弦信号，因此它的相位截断具有明显的周期性，尤其是当系统时钟频率是输出正弦波频率的整数倍时，这种周期性就更加明显。这相当于周期性地引入了一个截断误差，最终的影响就是输出信号带有一定的谐波分量，表现在输出的频谱上就是会有杂散信号存在。

下面对相位截断误差进行数学推导。N位相位累加器在理想情况下(没有相位截断)，输出的相位序列为： Φ(n)=mod(Nk,2^N) N=0,1,2??

实际上，相位累加器的N位输出只有高M位被用来寻址ROM，从而导致了相位截断。假设相位截断位数为B=(N--M)，截取高A位后输出的相位序列为ΦA(n)： ΦA(n)=θ(n)-mod(θ(n),2^B)=mod(Nk,2^N)一mod(Nk，2^B) 由此可以得到相违误差：

Ep(n)=mod(Nk,2^B)，n=0,1，2??

由相位截断引入的最强杂散相对主谱的电平是由相位累加器输出的有效倍数(N-B)决定的：有效寻址位数每增加一位，杂散性能约提高6dB，并且最强杂散相对主谱的电平随着输出频率的不同而有接近4dB的变化范围，如果设法满足K与2^B互质，则可以使杂散得到近4dB的改善。

由相位截断的分析理论可知，在相位截断情况下，DDS输出频谱中含有杂散分量，其根本原因在于相位截断误差勺0)是一个周期序列。如果能破坏印O)的周期性，使截断误差序列变成随机序列，就能够将有规律的杂散分量变成随机的相位噪声，从而消除相位截断引起的杂散。具体方法为：相位累加器的输出先与一个随机数相加，然后用相加之和的高w位作为地址去寻址ROM，经过加扰后的误差序列将原来有规律的误差序列e，0)转换成为近似高斯分布的随机序列，使原来的有规律的杂散分量转换为随机的相位噪声。 幅度量化产生的影响

正弦查询表ROM每个单元字长为D-Bit位，即正弦信号幅度用D-Bit的二进制数来表示。一般来说，DDS数模转换器DAC幅度量化位数与ROM单元字长相同，也为D-Bit，显然用D-Bit来表示幅度值就必然存在幅度量化误差。幅度量化误差在大多数情况下，每个相位对应的幅度值都是一个无限小数，它并不能在ROM中准确地存储，通常ROM表的宽度越大，其存储的数值就越接近真实值。与相位截断误差类似，其结果也相当于周期性地引入了一个量化误差，并且当DDS的系统时钟频率等于正弦波频率的整数倍时，周期性更为明显，因而最终也会带来一定的谐波。 D/A转换误差产生的影响

DDS可在一定频率范围的系统时钟下工作，当DDS系统时钟频率选取较高时，DAC转换误差对DDS输出频谱的影响也变得较大，这时DAC误差引起的杂散信号电平会高于另外两种主要杂散来源。DAC对DDS的影响可从两方面来考虑：一方面是理想DAC特性对DDS的影响，在此过程中理想DAC仅对信号频谱的幅度和相位有所改变，在输出上体现为滚降特性，并不引入其它频率成分；另一方面也是最主要的影响，是由于实际中的DAC器件的非线性特性、瞬间毛刺等非理想转换特性在输出频谱中产生了杂散。 4.2.4 其他噪声产生的影响

DDS杂散的来源，主要是前面阐述的三项，它们大多落在离主频谱很近的地方，所以也是

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数字频率合成器的FPGA设计实现

影响最大而又较难去除的杂散。此外，系统参考时钟泄漏、电源引起的噪声干扰和外来电磁干扰等均可引起DDS杂散指标的恶化，这些因素并非DDS固有杂散，可在系统中通过电路设计进行优化。所以在设计与DDS相关的频率合成器时，正确看待DDS的各项杂散，充分考虑各个器件对系统杂散的影响，是前期设计需要重点考虑的因素之一。 本章小结

DDS的设计会受到很多实际电路的影响，为降低DDS输出频谱的杂散，有几种有效的方法可以采用。 (1)抖动注入

相位累加器是基于溢出原理工作的，每累加至2^N便溢出，以模拟正弦信号的2丌周期。每个工作时钟将频率控制字与前一时钟相位累加得到当前相位，用以查表得到幅度值。对一定的频率fo的输出信号，其采样序列是周期性的，因而其幅度的量化误差也具有周期性。同样，在正与正相对关系一定时，采样造成信号相位的离散化也具有周期性，因截断而产生的误差序列也是周期性的。信号频谱中的杂散分量正是由周期性误差分量形成的，只要打乱其周期性，将这种误差随机化，便可平均杂散信号功率，大大降低杂散幅度，但是背景噪声增加了。

抖动注入就是采用加入满足一定统计特性的扰动信号来打破误差信号序列周期性，将具有较大幅度的单根杂散信号谱线的功率在较宽的范围内进行平均来改善总的信号频谱质量。根据拉动注入的位置不同，可有频率控制字加扰、ROM寻址加扰和幅度加扰；根据抖动注入的误差对象不同，有相位截断误差加扰和幅度量化误差加扰。 (2)对ROM波形数据进行有效的压缩，增大有效寻址位数M

DDS是通过查找表将相位转换成幅度值，如果将相位全部用作地址表进行查表，这所需要的ROM表将是极其庞大的，实际应用中是不可能的，为降低ROM表的规模，就需要对相位进行截断。

相位舍位B每减少一位，信噪比提高6dB，而增加ROM就可以减少B。 （3）选择合适的数模转换器

随着DDS电路工作频率的升高，DAC对DDS的输出频谱的影响越来越大。在高频DDS电路中，DAC的非理想动态响应特性已成为DDS的输出杂散的主要来源之一，DAC的动态时域特性可用转换速率、毛刺和稳定时间来表征。DAC的转换速率与稳定时间有关，它的高低对输出的阶梯波有直接的影响，转换速率高能使DAC输出更接近理想情况。DAC的毛刺是DDS设计中的关键指标，DDS使用的DAC一般要求有极低的毛刺电平。稳定时间是指DAC的输出从离开初始值的指定误差带到稳定于终值误差带内之间的时间，希望越短越好。转换速率、毛刺和稳定时间与DAC的输出负载均有关系，离散的电容负载会使这些特性恶化，设计时要尽可能缩短输出信号线或采用阻抗匹配技术。DAC输出与参考时钟信号或数据转换之间的结合也会增加杂波，布线时需注意减小这类影响。综上所述，在DDS设计中应该选择那些非线性失真小、转换速率高、毛刺电平低、稳定时间短、位数较多的DAC器件并对它进行合理设计。 总结

频率源是电子系统的核心，现代雷达系统、现代通信系统和电子对抗系统对频率源提出越来越高的要求，因此世界各国都十分重视频率合成技术的研究。直接数字频率合成是继直接模拟频率合成技术和锁相环式频率合成技术之后的第三代频率合成技术，具有频率分辨率高、频率切换速度快、相位噪声低、频率稳定度高和全数字化等优点。本文在前人的基础上，对直接数字频率合成技术及其杂散抑制进行了较为深入的研究，并在理论研究的基础上进行了基于FPGA的DDS信号源的设计和实现。

尽管频率合成技术已经经历了大半个世纪的发展史，但直到今天，人们对它的研究仍然在继续。现在，我们可以开发出输出频率高达1G的DDS系统，已能满足绝大多数频率源的要求，集成DDS产品的信噪比也可达到75dB以上，已达到锁相频率合成的一般水平。电子技术的发展已进入数字时代，模拟信号数字化的方法也是目前一个热门研究课题，高速AD、DA器件在通信、广播电视等领域的应用越来越广泛。

本次设计，我主要侧重是对DDS的主要原理，主要结构，软件仿真，硬件测试方面的研究，对细致的抑制杂散，频率稳定度，最高输出频率这些方面仍有很多学习的地方。 该论文的结构为第一章主要介绍频率合成器的背景，发展等情况。

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大连海事大学学士论文

第二章主要是对DDS及FPGA原理发面的介绍 第三章主要是DDS的设计情况

第四章主要是简单说明影响DDS的因素 第五章主要是总结

通过了这次设计，我学到了很多知识，也懂得设计一个作品，要应该先知道它的一些性能指标，主要原理，结构，影响因素以及怎么改进，怎么避免干扰等。以后还有很多需要我学习的地方。

在此也感谢我的导师白桂欣老师给我的指导。

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数字频率合成器的FPGA设计实现

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29．张玉良 吴伟陵等编 DDS 中实现相位至幅度映射的一种新方法 北京邮电大学学报 2003年

30．邝小飞 陈迪平等 快速频率合成技术的发展 Radio Engineering 2001年

附录一

MAX+PLUS II 下编写的VHDL的程序1)Sum32.v

module sum32(k,clk,en,reset,outa); input[31:0]k; input clk; input en; input reset;

output[11:0] outa; reg[31:0] ADD_A;

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