数字电子技术自测练习

参考书《数字电子技术》佘新平主编 华中科技大学出版社

自测练习汇编（版权所有，未经允许不得复制）

第1章 数制与编码

自测练习： 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24.

二进制是（ ）为基数的数制。 对于二进制数来说，位是指（ ）。 11010是以（ ）为基数。 基数为2的数制被称为（ ）。 基数为10的数制被称为（ ）。 十进制数的权值为（ ）。 (a) 10的幂 (b) 2的幂 (c) 等于数中相应的位 二进制数的权值为（ ）。 (a) 10的幂 (b) 2的幂 (c) 1或0，取决于其位置 二进制计数系统包含（ ）。 (a) 一个数码 (b) 没有数码 (c) 两个数码 二进制计数系统中的一位称为（ ）。 (a) 字节 (b) 比特 (c) 2的幂 2的5次方等于（ ）。 (a) 5个2相加 (b) 5个2相乘 (c) 2乘以5 二进制整数最右边一位的权值为（ ）。 (a) 0 (b) 1 (c) 2 二进制数中的最低有效位（LSB）总是位于（ ）。 (a) 最右端 (b) 最左端 (c) 取决于实际的数 二进制数（ ）。 (a) 只能有4位 (b) 只能有2位 (c) 可能有任意位 MSB的含义是（ ）。 (a) 最大权值 (b) 主要位 (c) 最高有效位 LSB的含义是（ ）。 (a) 最小权值 (b) 次要位 (c) 最低有效位 1011102 + 110112 = （ ）。 10002 –1012 = （ ）。 10102 × 1012 = （ ）。 101010012 ÷ 11012= （ ）。 基数为8的数制被称为（ ）。 八进制计数系统包含（ ）。 (a) 8个数码 (b) 16个数码 (c) 10个数码 列出八进制中的8个符号（ ）。 基数为16的数制被称为（ ）。 列出十六进制中的16个符号（ ）。

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25. 十六进制计数系统包含（ ）。

(a) 6个数码 (b) 16个数码 自测练习： 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13.

10100102 = （ ）8 。

110111101.101012 = （ ）8 。 376.28 = （ ）2 。 10100102 = （ ）16 。

110111101.101012 = （ ）16 。 3AF.E16 = （ ）2 。

1111000011112 =（ ）10 。 11100.0112 = （ ）10 。 34.7510 = （ ）2 。 207.58 = （ ）10 。 376.12510 = （ ）8 。 78.816 = （ ）10 。

9817.62510 = （ ）16 。

(c) 10个数码

自测练习：

1. BCD 3个字母代表什么（ ）。

2. 要使用BCD码表示十进制数需要（ ）。

(a) 四位 (b) 二位 (c) 位数取决于数字 3. BCD码用于表示（ ）。

(a) 二进制数 (b) 十进制数 (c) 十六进制数 4. 列出3种加权的BCD码（ ）。

5. 哪一种数码（ ）较易转换为十进制数。

(a) BCD (b) 二进制码 6. 679.810 = （ ）8421BCD 。 7. 9810 =（ ）4221BCD 。 8. 7510 = （ ）5421BCD 。 9. 9710 = （ ）2421BCD 。

10. 01100001.000001018421BCD = （ ）10 。 11. 111011.112 = （ ）8421BCD 。 12. XS3 代表（ ）码。

13. （ ）BCD码是一种非加权码。

(a) 8421 (b) XS3 14. （ ）是BCD码。

(a) 格雷码 (b) XS3

15. 1011.11102421BCD = （ ）XS3 。 16. 65010 = （ ）XS3 。 17. 10000101XS3 = （ ）10 。 18. 100112 = （ ）Gray 。 19. 011100Gray = （ ）2 。

20. 格雷码最重要的特性是，当计数每增加1时，（ ）有1位状态改变。

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21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31.

(a) 不只 (b) 仅有

可同时表示数字和字母的二进制码称为（ ）码。 ASCII码有（ ）。 (a) 7位 (b) 12位 (c) 4位 ASCII代表（ ），EBCDIC代表（ ）。 字母K的ASCII码为（ ）。

微型计算机输入、输出的工业标准是7位（ ）码。

EBCDIC是一种常用于IBM设备中的（ ）位字母数字码。 (a) 7 (b) 8 (c) 12

二进制补码中的（ ）位是符号位。 (a) 最低 (b) 最高

十进制数-35的8位二进制补码位（ ）。

二进制补码11110001所表示的带符号十进制为（ ）。 已知[x]原 = 1.1001，那么[x]反 = （ ）。 已知[x]原 = 1.1001，那么[x]补 = （ ）。

专业词汇汉英对照

模拟：Analog

字符码：Alphanumeric Code

ASCII码：American Standard Code for Information Interchange Code BCD码：Binary Coded Decimal 二进制：Binary 比特：Bit 字节：Byte

十进制：Decimal 数字：Digital

EBCDIC：Extended Binary Coded Decimal Interchange Code 编码：Code 格雷码：Gray

十六进制：Hexadecimal 最低有效位（LSB ）：Lest Significant Bit 最高有效位（MSB）：Most Significant Bit 数制：Number System 八进制：Octal

反码：One’s complement code 基数：Radix Number 基：Base

原码：True code

补码：Two’s complement code 权：Weight

加权码：Weighted code 余3码：Excess-3 code

第2章 逻辑门

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自测练习：

1. 满足（ ）时，与门输出为高电平。

(a) 只要有一个或多个输入为高电平 (b) 所有输入都是高电平 (c) 所有输入都是低电平

2. 4输入与门有（ ）种可能的输入状态组合？ 3. 对于5输入与门，其真值表有（ ）行，（ ）列？ 4. 与门执行（ ）逻辑运算。

5. 满足（ ）时，或门输出为低电平。

(a) 一个输入为高电平 (b) 所有输入都是低电平 (c) 所有输入都是高电平 (d) (a)和(c)都对 6. 4输入或门有（ ）种可能的输入状态组合？ 7. 对于5输入或门，其真值表有（ ）行，（ ）列？ 8. 或门执行（ ）逻辑运算。 9. 非门执行（ ）逻辑运算。 10. 非门有（ ）个输入。 自测练习：

1. 2输入与非门对应的逻辑表达式是（ ）。 2. 满足（ ）时，与非门输出为低电平。

(a) 只要有一个输入为高电平。 (b) 所有输入都是高电平 (c) 所有输入都是低电平

3. 当用两输入与门的一个输入端传输信号时，作为控制端的另一端应加（ ）电平。 4. 对于5输入与非门，有（ ）种可能的输入变量取值组合。 5. 对于4输入与非门，其真值表有（ ）行，（ ）列。

6. 对于8输入与非门，在所有可能的输入变量取值组合中有（ ）组输入状态能够

输出低电平？

7. 或门和非门应该（ ）连接才能组成或非门？ 8. 满足（ ）时，或非门输出为高电平。

(a) 一个输入为高电平。 (b) 所有输入都是低电平 (c) 多于一个的输入是高电平 (d) (a)和(c)都对 9. 当二输入异或门的输入端电平（ ）（ 相同，不相同）时，其输出为1。 10. 将二输入异或门用作反相器时，应将另一输入端接（ ）电平。 11. 当二输入同或门的输入端电平（ ）（ 相同，不相同）时，其输出为1。 12. 要使二输入变量异或门输出端F的状态为0，A端应该：

(a) 接B (b) 接0 (c) 接1 13. （ ）是异或门的表达式。

(a) F?AB?AB (b) F?A?AB (c) F?AB?AB 14. 异或门可看作1的（ ）（奇、偶）数检测器。

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图2-36 例题2-11

自测练习：

1. 集电极开路的与非门也叫（ ），使用集电极开路的与非门，其输出端和电源之间

应外接（ ）电阻。 2. 三态门的输出端有（ ）、（ ）和（ ）三种状态。 3. 三态门输出为高阻状态时，（ ）是正确的说法。

(a) 用电压表测量指针不动 (b) 相当于悬空 (c) 电压不高不低 (d) 测量电阻指针不动 4. 以下电路中可以实现“线与”功能的有（ ）：

(a) 与非门 (b) 三态输出门 (c) 集电极开路门

5．对于图2-27（b）所示的三态与非门，当控制端EN = 0时，三态门输出为（ ）；当EN = 1时，三态门输出为（ ）。

自测练习：

1. 最流行的数字IC是（ ）和（ ）集成电路。 2. 字母TTL代表（ ）， 3. 字母CMOS代表（ ）。

4. （ ）TTL子系列传输延时最短？（ ）TTL子系列功耗最小？ 5. CMOS门电路比TTL门电路的集成度（ ）、带负载能力（ ）、功耗

（ ）。

6. 对于TTL集成电路，如用万用表测得某输出端电压为2V，则输出电平为：

(a) 高电平 (b) 低电平 (c) 既不是高电平也不是低电平 7. 对于TTL集成电路，3V输入为（ ）输入。

(a) 禁止 (b) 高电平 (c) 低电平 8. 对于TTL集成电路，0.5V输入为（ ）输入。

(a) 禁止 (b) 高电平 (c) 低电平

9. 输入信号经多级门传输到输出端所经过的门越多，总的延迟时间就（ ）。 10. 扇出系数N越大，说明逻辑门的负载能力（ ）（强，弱 ）。 11. 功耗极低是（ ）数字IC系列的显著特点。

(a) CMOS (b) TTL

12. （ ）集成电路的特点是具有很好的抗干扰能力。

(a) CMOS (b) TTL

13. 所有TTL子系列的（ ）特性都相同。

(a) 速度 (b) 电压 14. TTL集成电路中，（ ）子系列速度最快。 15. 下列（ ）不是TTL集成电路。

(a) 74LS00 (b) 74AS00 (c) 74HC00 (d) 74ALS00

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专业词汇汉英对照

晶体管-晶体管逻辑（TTL）：Transistor-Transistor Logic CMOS：Complementary Metal-Oxide Semiconductor 求反：Complement

双列直插式封装（DIP）：Dual in-line Package 扇出系数：Fan out 集成电路（IC）：Integrated Circuit 反相：Inversion 反相器：Inverter

逻辑电平：Logic level

金属氧化物半导体场效应管（MOSFET）：Metal Oxide Semiconductor Field Effect Transistor 与门：AND gate 与非门：NAND gate 或非门：NOR gate 非门：NOT gate

集电极开路门（OC）： Open Collector Gate 或门：OR gate

功耗：Power Dissipation 传输延时：Propagation delay 表面贴焊技术（SMT）：Surface-Mount Technology 真值表：Truth Table 三态门（TS）：Three State Gate 线与：Wired-AND 异或门（XOR）：Exclusive OR Gate 异或非门（XNOR）：Exclusive NOR Gate

第3章 逻辑代数基础 自测练习

1．逻辑代数有（ ）、（ ）和（ ）三种基本逻辑运算。 2．逻辑代数的三个规则是指（ ）、（ ）和（ ）。 3．下面（ ）等式应用了交换律：

(a) AB=BA (b) A=A+A (c) A+B=B+A (d) A+(B+C)=(A+B)+C 4．下面（ ）等式应用了结合律：

(a) A(BC)=A(BC) (b) A=A+A (c) A+B=B+A (d) A+(B+C)=(A+B)+C 5．下面（ ）等式应用了分配律：

(a) A(B+C)=AB+AC (b) A(BC)=A(BC) (c) A(A+1)=A (d) A+AB=A

6．逻辑函数F?(A?B)(C?D)的反函数F?（ ），对偶函数F?（ ）。 7．逻辑函数F?A?B?CD?E的反函数F?（ ），对偶函数F?（ ）。 8．自对偶函数F的特征是（ ）。

**自测练习:

1．F?AB?AB可化简为F?（ ）。

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2．F?(AB?C)ABD?AD可化简为F?（ ）。 3．F?AC?AD?CD可化简为F?（ ）。

4．F?AB?A(B?C)?B(B?C)可化简为F?（ ）。 5．F?(A?B)C?ABC可化简为F?（ ）。 6．F?A?B?CD?ADB可化简为F?（ ）。 7．F?AB?AC?BC可化简为F?（ ）。

8．采用配项法，F?AB?AC?BC可化简为F?（ ）。 9．F?AB?AC?BCDEFGH可化简为F?（ ）。

自测练习

1．逻辑函数表达式有（ ）和（ ）两种标准形式。

2．由n个变量构成的任何一个最小项有（ ）种变量取值使其值为1，任何一个最大项有（ ）种变量取值使其值为1。

3．n个变量可构成（ ）个最小项或最大项 。 4．标准或与式是由（ ）（最小项，最大项）构成的逻辑表达式 。 5．逻辑函数F?BCD?AB?ABCD?BC的最小项之和的形式F??m（ ） 。 6．将标准与或表达式F（A，B，C）=Σm（0，2，7，6）改写为标准或与表达式为（ ）。 7．逻辑函数F?AB?C的标准或与表达式为（ ）。 8．逻辑函数F?AC?B的标准与或表达式为（ ）。 9．逻辑函数F?AB?BC的真值表为（ ）。

10．逻辑函数F?(A?B?C?D)(A?B?C?D)的标准与或表达式为（ ）。 11.逻辑函数F?A?B?C?D?A?BCD的标准或与表达式为（ ）。 12．如题12所示真值表，则对应的与或逻辑表达式为（ ）。

题12 真值表

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A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 1 0 1 0 1 0 1 自测练习

1．卡诺图相邻方格所代表的最小项只有（ ）个变量取值不同。 2．n变量卡诺图中的方格数等于（ ）。 3．卡诺图的方格中，变量取值按（ ）（二进制码，格雷码）顺序排列。

4．如题4所示3变量卡诺图，左上角方格对应的A、B、C变量的取值为000，它代表的最小项为（ ），最大项为（ ）。

题4图

5．在题4所示3变量卡诺图中，最小项ABC对应的方格为（ ）。 6．在题4所示3变量卡诺图中，最大项A?B?C对应的方格为（ ）。 7．3变量逻辑函数F?AB?C的卡诺图表示为( )。

8．3变量逻辑函数F?(A?B?C)(A?B?C)的卡诺图表示为( )。 9. 3变量逻辑函数F?(A?B?C)(A?C)的卡诺图表示为( )。

10.某3变量逻辑函数F的约束条件为AB?AC?0，则它包含的无关项为（ ）。

专业词汇汉英对照

逻辑变量：Logic Variable

反变量：Complement of Variable 逻辑函数：Logic Function 逻辑图：Logic diagram 交换律：Commutative Law

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结合律：Associative Law 分配律：Distributive Law

摩根定理：DeMorgan’s Theorems 化简：Simplify 最小项：Miniterm 最大项：Maxterm 相邻项：Adjacencies 无关项：“Don’t care”term 逻辑表达式：Logic exppression

标准与或表达式：Standard Sum-of- Products 标准或与表达式：Standard Product-of- Sums 卡诺图：Karnaugh Map

第4章 组合逻辑电路 自测练习

1．若用74LS00实现函数Ｆ＝AB，A、B分别接74LS00的4、5脚，则输出F应接到74LS00的（ ）脚。

2．74HC54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A、B、C、D，当3~5脚，9~11脚都接逻辑0时，输出为（ ）；而当3~5脚，9~11脚都接逻辑1时，输出又为（ ）。 3．若要实现函数Ｆ＝（Ａ＋Ｅ）（Ｂ＋Ｄ），则用哪种芯片的数量最少（ ） (a) 74LS00 (b) 74LS02 (c) 74HC58 (d) 74HC54

4．实现逻辑函数F?AB?AC可以用一个( )门；或者用( )个与非门；或者用( )个或非门。

5．下面真值表所对应的输出逻辑函数表达式为F=（ ）。

题5真值表

A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 1 0 1 自测练习

1．二进制编码器有8个输入端，应该有（ ）个输出端。

2．三位二进制优先编码器74LS148的输入2，4，13引脚上加入有效输入信号，则输出代

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码为（ ）。

3．二-十进制编码器有（ ）个输出端。

4．二－十进制优先编码器74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第6脚为逻辑（ ）电平，第7脚为逻辑（ ）电平，第9脚为逻辑（ ）电平，第14脚为逻辑（ ）电平。

5．74LS148输入端中无有效信号时，其输出CS为（ ），EO为（ ）。 6．74LS148输出端代码以（ ）（原码，反码）形式出现。 7．74LS147输入端为（ ）电平有效，输出端以（ ）（原码，反码）形式出现。 8．图4-24是用两片74LS148接成的一个16－4线优先编码器，输入信号EI为输入使能端，输出信号EO为（ ），CS为（ ）。

自测练习

1．（ ）（译码器、编码器）的特点是在任一时刻只有一个输入有效。 2．（ ）（译码器、编码器）的特点是在任一时刻只有一个输出有效。 3．二进制译码器有n个输入端，（ ）个输出端。且对应于输入代码的每一种状态，输出中有（ ）个为1（或为0），其余全为0（或为1）。 4．由于二-十进制译码器有（ ）根输入线，（ ）根输出线，所以又称为（ ）线-（ ）线译码器。

5．对于二进制译码器，其输出为（ ）的全部最小项。

6．74LS138要进行正常译码，必须满足G1=（ ） ，G2A=（ ），G2B=（ ）。 7．当74LS138的输入端G1=1 ，G2A=0，G2B=0，A2A1A0=101时，它的输出端（ ）（Y0~Y7）为0。

8．74LS138有（ ）个输出端，输出（ ）电平有效。 9．74LS42有（ ）个输出端，输出（ ）电平有效。

10．74LS47可驱动共（ ）极数码管，74LS48可驱动共（ ）极数码管。

11．当74LS48的输入端LT=1，RBI=1，BI/RBO=1，DCBA=0110时，输出端abcdefg=( )；当BI/RBO=0，而其它输入端不变时，输出端abcdefg=( )。 12．图4-34是将3-8译码器74LS138扩大为4-16译码器。其输入信号A、B、C、D中（ ）为最高位。

13．如果用译码器74LS138实现F?ABC?ABC?ABC，还需要一个（ ）（2，3）输入端的与非门，其输入端信号分别由74LS138的输出端（ ）（Y0~Y7）产生。 自测练习

1．仅用数据选择器（例如8选1 MUX、4选1 MUX）无法实现的逻辑功能是：

(a)数据并/串变换；(b)数据选择；(c) 产生逻辑函数。

2．一个十六选一数据选择器，其地址输入端有（ ）个。 (a)16 (b)2 (c)4 (d)8

3．设A1、A0为四选一数据选择器的地址输入端，D3、D2、D1、D0为数据输入端，Y为输出端，则输出Y与A1、A0及Di之间的逻辑表达式为( )。

(a). A1A0D0?A1A0D1?A1A0D2?A1A0D3 (b). A1A0D0?A1A0D1?A1A0D2?A1A0D3 (c). A1A0D0?A1A0D1?A1A0D2?A1A0D3

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(d) A1A0D0?A1A0D1?A1A0D2?A1A0D3

4．参看图4-34，如果74LS151的G=0，A2A1A0=011，则Y=（ ），如此时输入端D0~D7均为1，则Y=（ ）。

5．参看图4-34，如果74LS151的G=1，则Y=（ ），W=（ ）。此时输出与输入（ ）（有关，无关）。

6．参看题6图，如果变量A、B取值为11，输出Y为（ ）；变量A、B取值为00，输出Y为（ ）。 自测练习 1．半加器有（ ）个输入端，（ ）个输出端；全加器有（ ）个输入端，（ ）个输出端。

2．两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（ ）。

3．串行进位的加法器与并行进位的加法器相比，运算速度（ ）（快，慢）。 4．（1100-1011）（ ），（1000-1011）（ ），（1000-1011）（ ）。 补码=补码=原码=5．使用两个半加器和一个（ ）门可以构成一个全加器。 6．设全减器的被减数、减数和低位来的借位数分别为A、B、C，则其差输出表达式为（ ），借位输出表达式为（ ）。

自测练习

1．将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端L1(A＞B)为（ ），L2(A＞B) 为（ ）和L3(A＝B)为（ ）。 2．74LS85不进行级联时，其三个级联输入端A＇>B＇、A＇

3．参看图4-59，将二进制数A=11001011和B=11010100作为八位数值比较器的输入时，四位数值比较器C0的的三个数据输出端分别为（ ）；四位数值比较器C1的的三个数据输出端分别为（ ）。

1．需要（ ）位才能将一个十进制数字编码为BCD码。 2．将8421BCD码10000101转换为二进制码为（ ）。 3．将（1010）2转换为格雷码是（ ）。

4．将格雷码（0100）G转换为二进制数是（ ）。 5．将8位二进制码转换为格雷码，需要（ ）个异或门构成。

专业词汇汉英对照

组合逻辑电路：Combinational logic circuits 编码器：Encoder

二进制编码器：Binary Encoder

BCD码编码器：Decimal-to-BCD Encoder 优先编码器：Priority Encoder 译码器：Decoder

二进制译码器：Binary Decoder

BCD码译码器：BCDto-decimal Decoder 低电平有效：active-LOW 高电平有效：active-HIGH

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七段显示译码器：BCD-to-7-Segment display Decoder 试灯(LT):Lamp Test

动态灭零输入(RBI)：Ripple Blanking Input

灭灯输入和动态灭零输出(BI/RBO)：Blanking Input/ Ripple Blanking Output 共阴极数码显示管：common-cathode display 共阳极数码显示管：common-anode display 数据选择器：Multiplexer 数据分配器：Demultiplexer 半加器：Half-adder 全加器：Full-adder

多位加法器：multibit adder 数值比较器：Comparator 码组转换器：Code Converter 竞争冒险：Race and hazard

第5章 触发器 自测练习

1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（ ）。

（a）置位 （b）复位 （c）不变

2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（ ）。

（a）保持 （b）复位 （c）置位

3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（ ）。

（a）Q=0，Q=1 （b）Q=1，Q=0

（c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（ ）。

（a）Q=0，Q=1 （b）Q=1，Q=0

（c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定

5．基本RS触发器74LS279的输入信号是（ ）有效。

（a） 低电平 （b） 高电平 6．触发器引入时钟脉冲的目的是（ ）（改变输出状态，改变输出状态的时刻受时钟脉冲的控制）。

7．与非门构成的基本RS触发器的约束条件是（ ）。 （a）S=0，R=1 （b）S=1，R=0 （c）S=1，R=1 （d）S=0，R=0 8．钟控RS触发器的约束条件是（ ）。 （a）S=0，R=1 （b）S=1，R=0 （c）S=1，R=1 （d）S=0，R=0

9．RS触发器74LS279中有两个触发器具有两个S输入端S1和S2，它们的逻辑关系是（ ）。

（a）或 （b）与 （c）与非 （d）异或

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10．触发器的输出状态是指（ ）（Q, Q）的状态。

自测练习

1．要使电平触发D触发器置1，必须使D=（ ）、CP=（ ）。 2．要使边沿触发D触发器直接置1，只要使SD＝（ ）、RD＝（ ）即可。 3．对于电平触发的D触发器或D锁存器，（ ）情况下Q输出总是等于D输入。 4．对于边沿触发的D触发器，下面（ ）是正确的。

（a）输出状态的改变发生在时钟脉冲的边沿 （b）要进入的状态取决于D输入 （c）输出跟随每一个时钟脉冲的输入 （d）（a）（b）和（c） 5．“空翻”是指（ ）。

（a）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b）输出的状态取决于输入信号

（c）输出的状态取决于时钟和控制输入信号 （d）总是使输出改变状态

6．对于74LS74，D输入端的数据在时钟脉冲的（ ）（上升，下降 ）边沿被传输到（ ）（Q, Q）。

7．要用边沿触发的D触发器构成一个二分频电路，将频率为100Hz的脉冲信号转换为50Hz的脉冲信号，其电路连接形式为（ ）。

自测练习

1．主从JK触发器是在（ ）采样，在（ ）输出。

2．JK触发器在（ ）时可以直接置1，在（ ） 时可以直接清0。 3．JK触发器处于翻转时输入信号的条件是（ ） （a） J=0，K=0 （b）J=0，K=1 （c） J=1，K=0 （d）J=1，K=1

4．J=K=1时，边沿JK触发器的时钟输入频率为120Hz。Q输出为（ ）。 （a） 保持为高电平 （b）保持为低电平 （c） 频率为60Hz波形 （d）频率为240Hz波形

5．JK触发器在CP作用下，要使Qn+1=Qn，则输入信号必为（ ）。 （a） J=K=0 （b）J= Qn，K=0 （c） J= Qn，K= Qn （d）J=0，K=0 6．下列触发器中，没有约束条件的是（ ）。 （a） 基本RS触发器 （b）主从JK触发器 （c） 钟控RS触发器 （d）边沿D触发器 7．JK触发器的四种同步工作模式分别为（ ）。

8．某JK触发器工作时，输出状态始终保持为1，则可能的原因有（ ）。

（a）无时钟脉冲输入 （b）异步置1端始终有效 （c）J=K=0 （d）J=1，K=0

9．集成JK触发器74LS76内含（ ）个触发器，（ ）（有，没有）异步清0端和异步置1端。时钟脉冲为（ ）（上升沿，下降沿）触发。

13

10．题10图中，已知时钟脉冲CP和输入信号J、K的波形，则边沿JK触发器的输出波形（ ）（正确，错误）。 CP

1 1 0 0 J 1

1

0 0 K

Q

题10图 边沿JK触发器的波形图

自测练习

1．为实现D触发器转换成T触发器，题1图所示的虚线框内应是（ ）。

（a）与非门

Q 1D （b）异或门 T

（c）同或门

C1 CP Q （d）或非门

题1图

2．JK触发器构成T触发器的逻辑电路为（ ）。 3．JK触发器构成T＇触发器的逻辑电路为（ ）。

专业词汇汉英对照

触发器：Flip-flop 复位：Reset 置位：Set

异步：Asynchronous 同步：Synchronous

电平触发：Level-triggered 边沿触发：Edge-triggered 翻转：Toggle 保持：No change

时钟脉冲：Clock pulse

主从JK触发器：Master-slave J-K flip-flop 清零：Clear 锁存器：Latch 预置：Preset

分频：Frequency division

第6章 寄存器与计数器

14

自测练习

1．4位寄存器需要（ ）个触发器组成。

2．图6-1中，在CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ）。 3．在图6-4中，右移操作表示数据从（ ）（FF0，FF3）移向（FF0，FF3）。 4．在图6-7中，当SHIFT/LOAD为（ ）电平时，寄存器执行并行数据输入操作； 5．74LS194的5种工作模式分别为（ ）。 6．74LS194中，清零操作为（ ）（同步，异步）方式，它与控制信号S1、S1（ ）（有关，无关）。

7．74LS194中，需要（ ）个脉冲可并行输入4位数据。 8．74LS194使用（ ）（上边沿，下边沿）触发。

9．为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。

10．一组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器

中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为： （a）01011110 （b）10110101 （c）01111001 （d）00101101

自测练习

1．为了构成六十四进制计数器，需要（ ）个触发器。 2．2n进制计数器也称为（ ）位二进制计数器。 3．1位二进制计数器的电路为（ ）。

4．使用4个触发器进行级联而构成二进制计数器时，可以对从0到（ ）的二进制数进行计数。

5．如题5图中，（ ）为2位二进制加法计数器；（ ）为2位二进制减法计数器。

Q0

1 1 Q1 1J 1J

CP >C1 FF0 >C1 FF1 1K 1K

题5图（a）

1 1J CP

>C1 FF0 1K Q0 1 1J >C1 FF1 1K Q1 题5图（b）

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6．一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ）。 7．计数器的模是（ ）。

（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数 8．4位二进制计数器的最大模是（ ）。

（a）16 （b）32 （c）4 （d）8

9．模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。

自测练习

1．与异步计数器不同，同步计数器中的所有触发器在（ ）（相同，不同）时钟脉冲的作用下同时翻转。

2．在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。

3．在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。

4．采用边沿JK触发器构成同步22进制加法计数器的电路为（ ）。 5．采用边沿JK触发器构成同步22进制减法计数器的电路为（ ）。

6．采用边沿JK触发器构成同步2n进制加法计数器，需要（ ）个触发器，第一个触发器FF0的输入信号为（ ），最后一个触发器FF(n-1) 的输入信号为（ ）。 7．采用边沿JK触发器构成同步3进制加法计数器的电路为（ ）。 8．23进制加法计数器的最大二进制计数是（ ）。

自测练习

1．74LS161是（ ）（同步，异步）（ ）（二，十六）进制加计数器。 2．74LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 3．74LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。 4．异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。

5．74LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信

号。

6．在（ ）条件下，74LS161的输出状态保持不变。

（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ET·EP=0 7．74LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计

数一次。

8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2是（ ）分频输出，输出Q3是（ ）分频输出，进位信号RCO是（ ）分频输出。 9．74LS192是（ ）（同步，异步）（ ）（二，十）进制可逆计数器。 10．74LS192的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 11．当74LS192连接成加法计数器时，CPD、CPU 的接法是（ ）。

（a）CPU＝1 CPD=1 （b）CPU＝1 CPD=CP （c）CPU＝CP CPD=1 （d）CPU＝CP CPD=0 12．对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（ ）（QA，QD，QC，QB）

是最高位；（ ）（QA，QD，QC，QB）是最低位。

16

13．对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（ ）（8421BCD码，

5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。

14．对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（ ）（8421BCD码，

5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。 15．74LS90构成8421BCD码的十进制加计数器时，（ ）可作为进位信号；它构成5421BCD

码的十进制加计数器时，（ ）可作为进位信号。 16．74LS90的异步清零输入端R0(1)、R0(2)是（ ）（高电平，低电平）有效。 17．74LS90的异步置9输入端S9(1)、S9(2) 是（ ）（高电平，低电平）有效。 18．74LS90进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计

数一次。

19．74LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（ ）分频

输出，QB是（ ）分频输出，QC是（ ）分频输出，输出QD是（ ）分频输出。 20．采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO

直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。 21．两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的

代码为（ ）。

22．两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代

码为（ ）。

23．在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串

接构成。

24．在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串

接构成。

专业词汇汉英对照

寄存器：Register

移位寄存器：Shift Register

串行输入/串行输出：Serial In/Serial Out 串行输入/并行输出：Serial In/Parallel Out 并行输入/串行输出：Parallel In /Serial Out 并行输入/并行输出：Parallel In/Parallel Out 清零：CLEAR 置数：LOAD

同步：Synchronous 异步：Asynchronous 模：Module

计数器：Counter

可逆计数器：Up/Down Counter 时序图：Timing diagram

进位输出：RIPPLE CARRY OUTPUT 级联：Cascade 十进制：Decade

状态转换图：State diagram

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递增：Increment

数字钟：Digital Clock

第7章 时序逻辑电路的分析与设计 自测练习

1．时序逻辑电路由组合电路和（ ）共同组成。 2．时序电路的特点之一是存在（ ）回路。

3．按照电路的工作方式，时序逻辑电路可以分为（ ）和（ ）两大类。 4．一个同步时序逻辑电路可用（ ）方程、（ ）方程和（ ）方程来描述。 5．Mealy型时序电路的输出与（ ）有关；Moore型时序电路的输出与（ ）有关。 6．分析题6表1和题6表2，（ ）表是Moore型时序电路，（ ）表是Mealy型时序电路。

题6表1

现态 A B C 输入0 B/1 B/0 A/0 输入1 C/0 A/1 C/0 说明 次态 / 输出 题6表2

现态 W X Y 输入0 Y X X 输入1 X Y W 输出 0 1 0 自测练习

n1.已知某同步时序逻辑电路的驱动方程为：J0?K0?1, J1?K1?X?Q0，X为输入信号。

则其状态方程为（ ）和（ ）。 2．已知某同步时序逻辑电路的状态方程为Q1n?1nnn?1nn?Q0Q1, Q0?Q0Q1。则它共有（ ）

不同状态，相应的状态转换图为（ ）。其中有（ ）个无效状态，电路（ ）

（能，不能）自启动。

3．已知某同步时序逻辑电路的状态方程为Q1试完成题3表所示的状态表。

题3表

n?1nn?1nn，输出Z?Q1nQ0。?Q0?Q1n, Q0?Q0 18

现态 Q1n Q0n 00 01 10 11

次态 Q1n+1Q0n+1 输出 Z n?1n4．已知某异步时序逻辑电路的状态方程为Q1n?1?Q1n(CP由1→0时有效)，(Q1n由Q0?Q0n1→0时有效)，输出Z?Q1nQ0。试完成题4表所示的状态表。

题4表 现态 Q1Q0 0 0 0 1 1 0 1 1 n n次态Q1n?1n?1/输出Z Q0

5．已知某时序逻辑电路的输出波形如题5图所示，则它的状态转换图为（ ）。 1 2 3 4 CP Q0

Q1

Q题5图

自测练习

Q1．若化简后的状态数为M，需要的代码位数为n，则M和n的关系为（ ）。 2．构造一个模10的同步计数器，需要（ ）个触发器。

3．设计一个同步5进制加计数器，至少用（ ）位代码对各个状态进行编码，共有（ ）种不同的编码方案。

4．有一序列脉冲检测器，当连续输入信号110时，该电路输出1，否则输出0。则它的原始状态图为（ ）。

5．已知一原始状态图如题4图所示，则它的简化状态图为（ ）。

0/0S00/01/0S10/01/0S20/01/1S3X/Z1/1 19

题4图

6．已知状态表如题6表所示，如果采用JK触发器，则输出方程为（ ），状态方程为（ ）， 驱动方程为（ ）。

题6表

现态Q1n Q0n 00 01 11

次态Q1n+1Q0n+1/输出Z X=0 00/0 00/0 00/1 X=1 01/0 11/0 11/0 专业词汇汉英对照

时序逻辑电路：Sequential logic circuit Mealy 型：Mealy Model Moore型：Moore Model 状态图：State diagram 状态表：State table 现态：Present state 次态：Next state

分析过程：Analysis Procedure 设计过程：Synthesis Procedure 特性方程：Characteristic equation 驱动方程：Excitation equation 状态方程：State equation 输出方程：Output equation

第8章 A/D 和 D/A

自测练习

1．D/A转换器的转换特性，是指其输出（ ）（模拟量，数字量）和输入（ ）（模拟量，数字量）之间的转换关系。

2．如果D/A转换器输入为n位二进制数Dn-1Dn-2…D1D0，Kv为其电压转换比例系数，则输出模拟电压为（ ）。 3．常见的D/A转换器有（ ）D/A转换器、（ ）D/A转换器、（ ）D/A转换器、（ ）D/A转换器、以及（ ）D/A转换器等几种类型。

4．如分辨率用D/A转换器的最小输出电压VLSB与最大输出电压VFSR的比值来表示。则8位D/A转换器的分辨率为（ ）。

20

5．已知Ｄ／Ａ转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，其输出电压为（ ）。

自测练习

1．A/D转换器的转换过程通过（ ）、（ ）、（ ）和（ ）四个步骤完成。

2．A/D转换器采样过程中要满足采样定理，即采样频率（ ）输入信号的最大频率。 3．A/D转换器量化误差的大小与( )和( )有关。

4．A/D转换器按照工作原理的不同可分为（ ）A/D转换器和（ ）A/D转换器。 5．如果将一个最大幅值为5.1V的模拟信号转换为数字信号，要求模拟信号每变化20mV能使数字信号最低位LSB发生变化，那么应选用（ ）位的A/D转换器。

6．已知A/D转换器的分辨率为8位，其输入模拟电压范围为0～5V，则当输出数字量为10000001时，对应的输入模拟电压为（ ）。

专业词汇汉英对照

模数转换器（ADC）：Analog to Digital Converter 数模转换器（DAC）：Digital to Analog Converter 权电阻数模转换器：Weighted resistor DAC 倒T型数模转换器：Inverted ladder DAC 双积分型模数转换器：Dual slope ADC

逐次比较型模数转换器：Successive approximation ADC 参考电压：Reference voltage 分辨率：Resolution 转换精度：Accuracy 线性度：Linearity

建立时间：Setting time

满刻度电压：Full-scale voltage 最低有效位（LSB）：Least Significant Bit 最高有效位（MSB）：Most Significant Bit 采样：Sampling 保持：Holding 量化：Quantization 编码：Coding

第10章 脉冲产生电路 自测练习

1．多谐振荡器（ ）（需要，不需要）外加触发脉冲的作用。 2．利用门电路的传输延迟时间，将（ ）（奇数，偶数，任意）个非门首尾相接就构成一个简单的多谐振荡器。

3．多谐振荡器的两个暂稳态之间的转换是通过（ ）来实现的。 4．石英晶体振荡器的振荡频率由（ ）（R，C，晶振本身的谐振频率fs）决定。 5．石英晶体振荡器的两个优点是（ ）和（ ）。

21

自测练习

1．单稳态触发器有（ ）个稳定状态和（ ）个暂稳态。 2．单稳态触发器（需要，不需要）外加触发脉冲的作用。 3．单稳态触发器的暂稳态持续时间取决于（ ），而与外触发信号的宽度无关。 4．为了使单稳态触发器电路正常工作，对外加触发脉冲的宽度要求是（ ）。 5．74LS121是（ ）（可重复触发，不可重复触发）单稳态触发器，74LS123是（ ）（可重复触发，不可重复触发）单稳态触发器。

6．使用74LS121构成单稳态触发器电路时，外接电容 Cext接在（ ）脚和（ ）脚之间，外接电阻Rext接在（ ）脚和（ ）脚之间。它的输出脉宽为（ ）。 7．使用74LS121构成单稳态触发器电路时，若要求外加触发脉冲为上升沿触发，则该触发脉冲应输入到（ ）（3、4、5）脚。

8．使用74LS121构成单稳态触发器电路时，若要求外加触发脉冲为下降沿触发，则该触发脉冲应输入到（ ）（3、4、5）脚。

自测练习

1．施密特触发器的特点是，输入信号幅值增大时的触发阈值电压和输入信号幅值减少时的触发阈值电压（ ）（相同，不相同）。

2．典型施密特触发器的回差电压是（ ）伏。

3．利用施密特触发器可以把正弦波、三角波等波形变换成（ ）波形。

4．在图10-19所示电路中，如果需要产生2kHz的方波信号，其电容值为（ ）。 5．在图10-19所示电路中，充电时间（ ）（大于，小于，等于）放电时间。 6．在图10-19所示电路中，RC回路的电阻值要小于（ ），原因是（ ）。如果使用10 kΩ电阻，则发生的现象是（ ）。

7．使用集成电路手册查找74HC14芯片，当电源供电电压为10V时，该施密特触发器的上、下限触发阈值电压分别为（ ）和（ ）。

自测练习

1．555定时器的4脚为复位端，在正常工作时应接（ ）（高，低）电平。

2．555定时器的5脚悬空时，电路内部比较器C1、C2的基准电压分别是（ ）和（ ）。 3．当555定时器的3脚输出高电平时，电路内部放电三极管T处于（ ）（导通，截止）状态。3脚输出低电平时，三极管T处于（ ）（导通，截止）状态。 4．TTL555定时器的电源电压为（ ）伏。

5．555定时器构成单稳态触发器时，稳定状态为（ ）（1，0），暂稳状态为（ ）（1，0）。 6．555定时器可以配置成三种不同的应用电路，它们是（ ）。

7．555定时器构成单稳态触发器时，要求外加触发脉冲是负脉冲，该负脉冲的幅度应满足（ ）（uI?VC13，uI?VCC），且其宽度要满足（ ）条件。

138．在图10-24所示单稳态触发电路中，R2＝10kΩ，C=50μF，则其输出脉冲宽度为（ ）。 9．555定时器构成多谐振荡器时，电容电压uC将在（ ）和（ ）之间变化。 10．在图10-26所示电路中，充电时间常数为（ ）；放电时间常数为（ ）。

11．在图10-26所示电路中，如果R1＝2.2kΩ, R2＝4.7kΩ,电容C=0.022μF。则该电路的输出频率为（ ），占空比为（ ）。

专业术语汉英对照

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555定时器：555 Timer

多谐振荡器：multivibrator

单稳态触发器：Monostable multivibrator 施密特触发器：Schmitt trigger 回差电压：Backlash voltage 占空比：Pulse duration ration 双稳态：Bistabe 暂稳态：Astable

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本文来源：https://www.bwwdw.com/article/9fmx.html