ch1-3版图设计规则

主讲：赵琳娜

加工过程中的非理想因素

–制版光刻的分辨率问题 –多层版的套准问题 –表面不平整问题

–流水中的扩散和刻蚀问题 –梯度效应

版图设计规则

解决办法

–厂家提供的设计规则(topological designrule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循；

设计规则制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。

设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等；

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什么是版图设计规则？

考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。

常用的有两种方法可以用来描述设计规则：

微米(micron)规则：以微米为分辨单位； λ(lambda)规则：以特征尺寸为基准。

通常以特征尺寸的一半为单位。如：特征尺寸L为1um时，λ为0.5um。

设计规则具体内容主要包括各层的最小宽度、层与

层之间的最小间距和最小交叠等。

版图设计规则-设计规则

CSMC 0.5um Double Poly Triple Metal Mixed Signal

Technology Topological Design Rule

Process information

Process Name: 6S05DPTM(T)—SDXXXX (have P-plug photo layer)

6S05DPTM(T)—ADXXXX (not have P-plug photo layer)

Technology: 0.5umNumber of Poly Layers: 2Number of Metal Layers: 3

Process Description: Generic 0.5um Si Gate CMOS Twin Well Double Poly

Triple Metal Mixed Signal ProcessPoly Gate Type: Polycide Gate (Poly1)Voltage Type: 3~5V

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Poly1

e

e

N+P+

f

bb

g

c

g

d

a

b

3

4

金属层1

a

c

注意：

1. M1的电流密度1.5mA/um2. M2/M3的电流密度0.8mA/um3. 金属覆盖率在30%~50%

4. 最小孤立金属面积1.1um X1.1um

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接触问题

这里的接触是指版图中图层与图层的联接。几种常用的接触有：

金属与P+

金属与N+

金属与多晶硅

N

阱与

V

dd

P阱(N型器件)与Vss

多层金属间等

为了保证接触的可靠性、工艺上按比例缩小的需要和有利于加工，采用分离式接触孔的结构，而不采用合并式接触长孔的结构。

MOS管规则需特别注意的问题

多晶硅伸出有源区要足够长，保证源、漏之间不会短路。

版图的布局与布线

布局就是将组成集成电路的各部分合理地布置在芯片上。 布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。

由于这些连线也要有一定的面积，所以在布局时就要留下必要的布线通道。

布线规则

1.电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过

较大电流的那部分电源线和地线。

多采用梳状走线，避免交叉；或者用多层金属工艺，提高设计布线的灵活性。

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布线规则

2.禁止在一条铝走线的长信号线下平行走过另一条用多晶硅或扩散区

走线的长信号线。

两条长距离平行走线会寄生较大的分布电容，一条信号线会在另一条信号线上产生较大的串扰，使电路不能正常工作。3.

布线层选择：

有多种布线层可供选择，但要考虑不同布线层的电阻和电容的寄生效应，正确地选择布线层。

特别是进入深亚微米级以后，和门延相比，布线延迟变得越来越不可忽略。

看看手中的design rule!

数字集成电路版图设计中主要考虑的是保证单元能放在一起的过于细小的细节，而模拟电路中情况就不一样了，面积在某种程度上仍然是一个问题，但不再是压倒一切的问题，在模拟版图中主要的目标并不是芯片的尺寸，而是优化电路的性能、匹配程度、速度和各种功能方面的问题，电路的性能比尺寸更重要。

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本文来源：https://www.bwwdw.com/article/8ucm.html