dxp设计技巧实例笔记（包含蛇形走线） - 图文

1) 如何使PCB图的背景和边框一致?

按住shift选中所有边框，Design->Board shape->Define from selected objects

2) 线条形成回路就自动删除原来的线

解决办法：place line就不会改变原来的。Place route会改变。

3) 同一个项目几个原理图的同一个网络，用不同的网络标号，结果生成网络表时用第一个

标注的网络标号。

4) 检查PowerPCB印制板图的网络表的方法：

把印制板图生成的网络表转换成protel格式，在protel99里先随便导入一个PCB图，然后import两个网络表，用protel99的网络表－》高级－》菜单－》比较网络表 在DXP里用reports－》report single pin nets检查没有连线的空管脚是否有遗漏。

5) Pb-free Package 无铅

6) 元器件自动编号：Tools >> annotate

7) 材料表：Reports >>bill of materials，或Reports >>simple BOM 8) 测量尺寸：Ctrl+M

9) PROTEL走线时改线宽：按TAB键。 10) QFP封装元器件管脚间距≥0.5mm

11) 反面一般只能放2PIN器件，多PIN器件重量不能超过2克 12) QFP、BGA器件周围3mm不放其他器件 13) 表贴元器件最小0603封装

14) DCP010505BP输入电容用2.2uF/0805封装陶瓷电容，输出电容用一个1uF/0805封装陶瓷

电容和一个10V/10uF电解电容

15) 多上下拉电阻用0603封装电阻，用表贴排阻的话供货厂家少 16) 如何让相同的器件依次编号？ 先RESET ALL（先打开所有项目文档，在不LOCK状态

下RESET ALL），然后全部LOCK（鼠标右键FIND SIMILATE OBJECT，选勾select matching，选择OPEN DOCUMENT，在INSPECTOR中选择LOCK DESIGNATOR），然后过滤某种器件，解除LOCK，然后用Tools >> annotate对该种器件编号，然后不用（清除过滤和LOCK编好号的器件），直接过滤另外一种器件，解除LOCK，其后步骤同上。 17) 在PowerPCB里导出网络表：File >>Report >>PowerPCB V3.0 Format Netlist 18) Dxp2004点亮网络：编辑（E），选择（S），物理连接（C） 快捷键：Ctrl+H 19) 如何将修改应用到多个图纸？

在Find Similar Objects对话框，下面的复选框除了“Create Expression”不选，其他全选,下拉列表选“Open Documents”。在Inspector对话框Include xxx from open documents。 20) Tools >> annotate 里也可以把元器件编号全部复位。

21) PCB图改变连线为任意角度或弧线的快捷方式：shift+空格。每按一次，改变一种连线

方式。

22) 过孔是默认不加阻焊层（绿油）的，可在过孔的属性：Force complete tenting on top

和Force complete tenting on bottom两项中进行选择，打勾即加阻焊层。

23) TOP PASTE：表面意思是指顶层焊膏层，就是说可以用它来制作印刷锡膏的钢网，这

一层只需要露出所有需要贴片焊接的焊盘，并且开孔可能会比实际焊盘小。这一层资料不需要提供给PCB厂。

TOP SOLDER：表面意思是指顶层阻焊层，就是用它来涂敷绿油等阻焊材料，从而防止不需要焊接的地方沾染焊锡的，这一层会露出所有需要焊接的焊盘，并且开孔会比实际焊盘要大。这一层资料需要提供给PCB厂。

24) PowerPCB中如何看焊盘和过孔的孔径？－Select Anything > 点击焊盘或过孔使高

亮 > 右键菜单Query/Modify… > Pad Stack按钮 > Pin:选择管脚，Drill:内径。 25) 如下图所示，D2的2脚和3脚不能这样连接，焊的时候锡会连到一起。应该从两边绕。

26) 威赛（EDP02-CPU）BGA下过孔外径30mil，内径12mil；只有TOP层外径改为23mil，

其他层外径30mil，整板过孔尺寸一样。（EDP03-CPU）电源处过孔外径40mil，内径20mil；其他过孔外径30mil，内径16mil。 27) 在层间切换：小键盘的“+”

28) 将PCB图的某元件封装导入*.PcbLib：1.先画PCB图的外框，Import Changes From

*.PrjPCB，根据已安装的库文件调入元器件，Validate Changes，在最右边的Message窗口可看到哪些元器件的封装没找到“Footprint Not Found CR2032”。2.生成本PCB图的PcbLib，保存。3.找到以前有的元件封装的PCB文件，找到该元件，复制。4.打开本PCB图的PcbLib，Edit->Paste Component，保存，只有保存后才能在安装的库里找到该元件。 29) 如何去掉PCB文件板子周围的MXX字符？

右键点击一个MXX字符过滤，把MXX改为M*，选择SAME，过滤出来后选择HIDE。 30) PADS layout 2005中打开状态窗口：Window菜单->Status

31) 打印装焊图问题，把PCB图转90度字符会出现错位的解决办法：原因是元件标号的

autoposition属性全为left-above，将left-above属性的字符全选中，将该属性改为manual。然后Ctrl+A选中全图，鼠标左键点在某个元器件上，按空格键，然后松开鼠标，在弹出的消息框“Rebuild x polygons”选择“No”。

32) 一般自动布线后都连接好了，那么又怎么实现一点共地?

An：自动布线后，如果希望实现一点接地，可以用下面2种方法来实现，

1)在自动布线前先手动布线完成地线的走线工作并锁定，再自动布线完成其他工作； 2)在绘制原理图的时候将两个地采用不同的网络来绘制，比如“SGND”和“PGND”，通过一个跳线来连接，即可用自动布线，不过建议还是纯手动为妙。

33) 跳线布局图：在DXP中打开PCB文件，UNROUTE，删除跳线外的其他东西，转换为

AUTOCAD文件，然后在AUTOCAD文件中更改格式-》文字样式，关掉不需要的层，最后COPY到WORD文档。

34) 复制相同部分（元器件和走线）：Netlist->Clean All Nets，然后复制，然后改元器件号，

然后再与原理图同步。

35) 定位孔尺寸及定位：重新设置原点，然后随便放一个焊盘，双击，在属性里编辑位置和

孔径。

36) 一组有序网络标号可用矩阵粘贴：先做一个，然后复制，然后点击EDIT菜单中的Smart

Paste，如下图所示设置：

37) 38) 39) 40) 41) 42) 43) 44) 45)

如何设置覆铜与焊盘的间距：设置Clearance为15mil。 汉字字体：先全设为TRUE TYPE，然后字体改为仿宋体。

英文字体：设为Stroke，字体为Sans Serif，字高36mil，字宽8mil。 PCB用放大镜看：菜单view->board insight，快捷键shift+M。

铺铜层的设计：一般建议用网格方式铺铜，网格的设置推荐正交90度/网格线宽10mil， 网格尺寸25mil。覆铜要注意爬电距离。覆铜时Clearance设为15mil。 小板子尺寸在90mmX90mm以下必须做拼板。

QFN封装作法：中间大焊盘要焊接到器件中间的散热焊盘，四周加4个过孔连接到GND，过孔也有散热作用，过孔周围加防焊，防止漏锡。

材料表的制作：从DXP导出.XLS格式材料表，用BOM Simple.XLT模板。

BGA下过孔的设置：1）1.27mm间距焊盘：过孔内径>=12mil，外径>=24 mil，电源层间隙直径（2X电源层间隙+孔内径）>=32mil，即电源层间隙（Plane Clearance）>=10mil；2）1mm间距焊盘：过孔内径>=10mil，外径>=22 mil，电源层间隙直径（2X电源层间隙+孔内径）>=30mil，即电源层间隙（Plane Clearance）>=10mil；3）0.8mm间距焊盘：过孔内径>=8mil，外径>=18 mil，电源层间隙直径（2X电源层间隙+孔内径）>=28mil，即电源层间隙（Plane Clearance）>=10mil。

高喜的过孔设置：BGA下面内径8mil，外径16mil；BGA以外内径12mil，外径24mil。 高速PCB线宽最小6mil，苏杭、高喜都能做。4mil会增加成本，成品率降低。 BGA下线与过孔的间距最小可做到4mil，我们要求在5.5mil以上。

PADS2007导出的网络表不对，不能用来和PROTEL的网络表比较，只能用PADS2005

46) 47) 48) 49)

50) 51) 52) 53) 54)

导出。

字符：字高最好要有35mil。如果太小的话，印出的字符就不容易看清楚了；字符线宽最好大于等于8mil。

COPY别人原理图时，电源和地的符号要重新放置。例如，有的GND符号，网络竟然是VCC。

导线需要裸铜的，只需在相同位置的TOP SOLDER层和BOTTOM SOLDER层画线即可。在需要散热或降低电源阻抗的情况下可能需要缚裸铜。 DXP中项目、库等信息栏看不到：把窗口右边界往左拖。

更改PCB中元器件的封装：1）将该封装添加到lib中；2）选择器件，右击，如下图所示。

55) 原理图自动节点设置，如下图所示：

56) 原理图手动节点设置，如下图所示：Default Primitives中的手动节点设置优先级高。

57) 原理图编译出错：pin is visible in one sub-part and hidden in another sub-part。在project

options里，将“mismatched pin visibility”设为“no report”即可。

58) 原理图编译出错：duplicate net name wire xxx。解决：将该网络连线重画。 59) 原理图编译出错：floating net nabels。解决：重画该网络标号及连线。

60) 快速复制网络标号，并使尾数递增：如BA0，按住SHIFT键，鼠标左键拖动BA0，就复

制了1个BA1，以此类推。

61) PCB 的板边框（Board Outline）通常用10mil 的线绘制。 62) 原理图编译出错：“Adding items to hidden net GND”

主要是因为原理图中存在隐藏的地管脚（他考虑的范围是整个原理图，而不是某一个元件），如果你把所有原理图中所有元件的地管脚都show出来，然后编译就不会出现这个错误了，不过这个warning可以忽略不考虑的说，因为好多元件的GND管脚缺省都是不显示的。

63) DXP中改PCB（不通过原理图Update）：直接删除不要的器件和连线，把浮空的管脚全

选中，将net设为No Net。从库中添加器件，直接连线，连完线后DXP会认为不同网络短路而报错，TOOLS->RESET ERROR MARKERS，或直接敲tm，去除绿色错误标记。Design-》netlist-》configure physical nets可以为新加的线命名网络，点击new net name栏可以修改网络名。修改后的PCB网络表可通过Design-》netlist-》create netlist from connected copper导出，不可用export netlist from PCB，export的结果是多了一些没删掉的网络。

64) DXP中走线移动：直接用鼠标拖动，不要拖线段中间。

65) 覆铜边框移动：选中覆铜，将鼠标移到线段中间，会出来双向箭头，即可移动该边框。

四向箭头是整体移动。

66) 画面缩放：按下中间滚轮往上拖-》放大；按下中间滚轮往下拖-》缩小。

67) 打印原理图：在模板和原理图中，在图纸最边上双击，将Show Reference Zones的勾去

掉。然后在页面设置中将颜色设为单色。

68) 如何改所连网络的网络号：CTRL+H，选中该网络，右键，find similar objects，object

kind选Any，改网络号即可。

69) 网络高亮：ctrl +左键单击，高亮程度点右下角mask level。 70) 取消高亮：ctrl+左键点空白处

71) 差分布线：ctrl+左键单击，自动完成剩余布线。 72) 布线时切换90°和45°出线：按空格键 73) 如何将CAD板框导入DXP：

1、用AUTOCAD打开板框文件，删掉多余内容。

2、点击菜单中的“文件”--“另存为”，格式选择为“AUTOCAD 2000/LT2000图形*.DWG”,并点击“保存”。就完成了AUTOCAD部分。 3、在DXP中新建PCB文件，使用导入功能导入CAD文件。

74) 铺铜时不避开该铺铜网络已走的线：在铺铜对话框中Net Options中选择Pour Over All

Same Nets Objects下拉列表。

75) 移动覆铜角或边：选中覆铜，右键选择polygon actions->move vertices（移动顶点），

点在小白点上可移动顶点，点在边线上可以移动整条边。

76) 将过孔缺省加上阻焊：Tools->Preferences->Defaults->Via->Edit Values，如下图所示：

77) 原理图导航（用于检查网络连接）：点击navigator，点击interactive navigation按钮，

在下面的面板上点右键选择show graph，然后有4种方式：1. 点击interactive navigation按钮，会出现小十字，点到网络标号或port或sheet entry上；2. 点击顶上工具栏的“上下箭头”按钮，会出现小十字，点到网络标号或port或sheet entry上；3. 按住ctrl，双击port或sheet entry；4. 按住alt，单击网络标号。

78) 图示总线（便于阅读原理图）：如下图所示，不加也可以。

79) 原理图中隐藏管脚是全局的。隐藏管脚只要网络名相同，就会连到一起。比较危险，

比如有的隐藏管脚是要悬空的。结果却被连到一起。电源符号（power port）也是全局的。

80) 网络识别范围（net identifier scope）：打开project options，缺省是自动的，可根据project

结构自动判断，如下图：

81) 分层式结构（复杂的图用这种）：网络识别范围-自动，如下图

82) 平行式结构（各图之间用PORT连接）：网络识别范围-自动，top-sheet可以去掉，如

下图

83) 平行式结构（各图之间用net labels连接）：网络识别范围-自动，top-sheet可以去掉，

如下图，用于简单的原理图。

本文来源：https://www.bwwdw.com/article/8nut.html