专用集成电路设计方法讲义6_IC后端设计概述

华东师范大学信息学院微电子专业讲义。此文档系6部分：IC后端设计概述。

专用集成电路设计方法 第6部分 IC后端设计概述

2008-12-26

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内容

后端设计流程简介 自动布局布线 版图合并 物理验证

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Standard Cell Based ASIC Design Flow

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Front-End vs. Back-EndSpecification

Place & Route

RTL coding

Dynamic simulation or Formal VerificationRTL Verification

If uncorrect

Static Timing AnalysisSynthesis

If uncorrect

Layout MergeGate_level Verification

Output gate level netlist timing constraints

Phyicial Verification

Front End

Back End

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Verification

After every step, whatever in front-end or back-end, verification must be done. Include

Function Verification Timing Verification Dynamic Simulation for both timing & function

Two ways for verification

Slow

Formal Verification (function) + Static Timing Analysis (timing)

Fast5

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Back-End Design Tools

StepPlace & Route Dynamic Simulation

ToolsApollo, AstroSillicon Ensemble, SoC Encounter

VendorSynopsys Cadence Mentor Cadence Synopsys Synopsys Synopsys Cadence Cadence Synopsys Mentor

ModelSim NC_Verilog Formal Verification Formality Parasitics Extraction Star_RC(XT) STA PrimeTime Layout Merge Virtuoso Layout Editor LVS,DRC Dracula Hercules Calibre

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内容

后端设计流程简介 自动布局布线 版图合并 物理验证

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Introduction: Place & Route

Place & Route (Abbr. P&R) - 布局布线 Timing driven placement Abutted rows Flipped cells Preferred routing directions

Metal 1 - Horizontal Metal 2 - Vertical Metal 3 - Horizontal

Tools

Synopsys Apollo or Astro (Astro是Apollo的升 级版)8

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Introduction: what does Apollo/Astro do?

Gate-level Netlist

AstroP&R Layout

Standard Cell Library

Timing Constraints

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Introduction: what Apollo/Astro uses and generates?

Uses Standard Cell Library and Memory Compiler from ASIC vendor Uses Gate-level netlist from Logic Design Uses Timing constraints from Design Complier Generates GDSII and netlist in Verilog format for post-layout simulation Apollo/Astro can also generates SPEF (parasitic) and SDF (delay)10

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Introduction: Other Apollo/Astro Capabilities

Besides Placing and Routing cells, Apollo/Astro also can do:

Logic Optimization Clock Tree Synthesis (CTS) Floorplanning (basic, manual) Design for Manufactruing (DFM) … and more.

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Introduction: whole view of a RISC chip

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Introduction: local view of a chip

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Introduction: Astro GUI

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Introduction: Apollo GUI

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Introduction: Apollo GUI (cont d)

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Introduction: Apollo/Astro的数据类型

CELL View

反映的是单元实际的物理信息，和版图类似 是对CELL View 的抽象，只是有大概金属和引出端的位置信息，实际上是个黑盒子，和 Cadence 的SE布局用的LEF 文件类似 是CELL View 到FRAM View 的中间过程，

一般厂家已经做好 单元的时序信息。 单元的功耗信息 后面加入填充物, 修理 (Fill Notch & Gap) 之后产生的View,体现修复信息 读入网表的信息，是层次化的 NETL View 经过平坦化扩展产生的无层次网表信息

FRAM View

SMASH View

TIM View

PWR View

FILL View

NETL View

EXP View

Apollo/Astro布线时用的是单元的FRAM View (叫框图),忽略 里面的具体信息；显示的时候缺省是FRAM View.17

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Introduction: CELL View vs. FRAM View

CELL View

FRAM View

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Apollo/Astro Flow

From floorplan, placement till detail routing 7 main steps

本文来源：https://www.bwwdw.com/article/8gpi.html