学号显示实验报告 EDA sopc - 图文

成绩 指导教师 张歆奕

五 邑 大 学 实 验 报 告

实 验 课 程 名 称：

电子系统EDA 院系名称： 信 息 学 院 专业名称： 电子信息工程 实验项目名称： 学 号 显 示 班级： AP10352 学号： 报告人：

日期 2013-5-26 1

实验一：学号显示器

一、实验目的

1、练习使用Verilog HDL语言设计实现数字电路。 2、练习利用Verilog HDL语言和状态机设计电路。 3、熟悉EDA开发基本流程。

4、掌握多个数码管动态扫描显示的原理及设计方法。

二、实验原理

用数码管除了可以显示0~9的阿拉伯数字外，还可以显示一些英语字母。数码管由7段显示输出，利用7个位的组合输出，就可以形成部分英语字母和0~9十个数字的显示。共阴数码管0~9和常见字母的7段显示关系如表4-1所示 （共阳数码管对共阴取反）。

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三、设计任务

设计任务（一）

1、用Verilog HDL设计单个数码管顺序显示学号（按一次按键，显示下一位学号字符）； 2、对设计进行仿真；

3、锁定管脚并下载到开发板进行验证。

设计任务（二） 1、用Verilog HDL设计八个数码管显示学号，并向左或者向右滚屏；

2、对设计进行仿真；

3、锁定管脚并下载到开发板进行验证。

四、设计源程序和说明

设计任务（一）学号显示 源程序 module xuehao_display(clk,rst,out); input clk,rst;

output reg[6:0] out; reg[3:0] state;

parameter s0=4'd0,s1=4'd1,s2=4'd2,s3=4'd3,s4=4'd4,s5=4'd5,s6=4'd6,s7=4'd7,s8=4'd8; always@(posedge clk or negedge rst) begin

if(!rst) begin out =7'b1111111;state=s0;end else case(state) s0:begin out=7'b0001000;state<=s1;end//显示A s1:begin out=7'b0011000;state<=s2;end//显示P s2:begin out=7'b1001111;state<=s3;end//显示1 s3:begin out=7'b0000001;state<=s4;end//显示0 s4:begin out=7'b0000110;state<=s5;end//显示3 s5:begin out=7'b0100100;state<=s6;end//显示5 s6:begin out=7'b0010010;state<=s7;end//显示2 s7:begin out=7'b1001111;state<=s8;end//显示1 s8:begin out=7'b0000110;state<=s1;end//显示3 default:state<=0; endcase end

endmodule

程序详解：这是一个非常简单的程序，定义8个输出变量，然后给他们赋值，使他们分别为A P 1 0 3 5 2 1 3，然后通过数码管显示出来。

设计任务（二）滚屏显示 源程序

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用8个数码管显示学号，并滚屏 设计源程序：

module GunPingXianShi (H0,H1,H2,H3,H4,H5,H6,H7,clk,reset); input clk,reset; /*输入输出设置*/ output reg[0:6] H0,H1,H2,H3,H4,H5,H6,H7; reg[3:0] out; parameter

D0=7'h7F,D1=7'h08,D2=7'h18,D3=7'h4F,D4=7'h01,D5=7'H06,D6=7'h24,D7=7'h12,D8=7'h79,D9=7'h4B;

//设置参数 always @(posedge clk or posedge reset) //上升沿有效 begin if(reset) out<=0; //清零信号 else begin if (out==8) out<=0; //计数器 else out<=out+1; end end

always @(out) begin

case(out)

4'h0: begin H0<=D1;H1<=D2;H2<=D3;H3<=D4;H4<=D5;H5<=D6;H6<=D7;H7<=D8;end //输出AP103521

4'h1: begin H0<=D2;H1<=D3;H2<=D4;H3<=D5;H4<=D6;H5<=D7;H6<=D8;H7<=D9;end //输出P1035213

4'h2: begin H0<=D3;H1<=D4;H2<=D5;H3<=D6;H4<=D7;H5<=D8;H6<=D9;H7<=D1;end //输出1035213A

4'h3: begin H0<=D4;H1<=D5;H2<=D6;H3<=D7;H4<=D8;H5<=D9;H6<=D1;H7<=D2;end //输出035213AP

4'h4: begin H0<=D5;H1<=D6;H2<=D7;H3<=D8;H4<=D9;H5<=D1;H6<=D2;H7<=D3;end //输出35213AP1

4'h5: begin H0<=D6;H1<=D7;H2<=D8;H3<=D9;H4<=D1;H5<=D2;H6<=D3;H7<=D4;end //输出5213AP10

4'h6: begin H0<=D7;H1<=D8;H2<=D9;H3<=D1;H4<=D2;H5<=D3;H6<=D4;H7<=D5;end //输出213AP103

4'h7: begin H0<=D8;H1<=D9;H2<=D1;H3<=D2;H4<=D3;H5<=D4;H6<=D5;H7<=D6;end //输出13AP1035

4'h8: begin H0<=D9;H1<=D1;H2<=D2;H3<=D3;H4<=D4;H5<=D5;H6<=D6;H7<=D7;end //输出3AP10352

default: begin H0<=D0;H1<=D0;H2<=D0;H3<=D0;H4<=D0;H5<=D0;H6<=D0;H7<=D0;end endcase end

endmodule

程序解读：本程序参考设计任务（一），设计一个模9计数器，用8位数码管显示学号。

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计数器的各位数对应一个8位数的输出，0- AP103521，1- P1035213，2-1035213A,3-035213AP,4-35213AP1，5-5213AP10,6-213AP103，7-13AP1035,8-3AP10352。随着计数器的循环，这些数也依次在8个数码管上显示，实现了学号的滚动。

五、设计仿真、结果和说明

设计任务（一）仿真结果与分析说明

分析：从波形图可以看出a b c d e f g的值对应着计数器的 1 2 3 4 5 6 7 8 9依次为0001000（A） 0011000 (P) 1001111 (1) 0000001 (0) 0000110 (3) 0100100（5）0010010 (2) 1001111 (1) 0000110（3）。接共阳极数码管。显然仿真结果与初想的一样，设计成功，通过下载到开发板上验证准确无误。

绑定管脚后，下载到开发板验证，按下按键，显示学号下一位字符。

设计任务（二）仿真结果与分析说明

仿真波形图：

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六、设计心得与体会

进一步理解了课堂上关于时序逻辑电路的内容，对于计数器、译码器的应用，有了更深层的理解。更重要的是巩固了在数字电路与逻辑设计课上学习到的理论知识，加深对理论知识的理解，做到了学以致用。这次也让我深刻了解了现代数字电路系统设计相对于传统电子系统设计的模式的优势，用模块法自顶向下设计的原则，一边设计一边调试，使系统的开发速度更快。

通过本次设计我初步了解并掌握了使用Verilog HDL语言来设计实现数字电路，了解Verilog HDL语言与原理图设计的联系及区别，并更加了解了电子系统设计这门课程，也认识到自己的不足。更加明确今后的学习方向和方法。

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本文来源：https://www.bwwdw.com/article/7kgh.html