第5章 存储系统单元测试题

任课教师：王克朝

哈尔滨学院2014年秋季学期单元测试试卷

课程名称：计算机组成原理 单元名称：第五章 存储系统

一、填空题

1．在多级存储体系中，Cache的主要功能是________，虚拟存储器的主要功能是________。 2．SRAM靠________存储信息，DRAM靠________存储信息。________存储器需要定时刷新。 3．动态半导体存储器的刷新一般有________、________和________。 4．一个512KB的存储器，其地址线和数据线的总和是________。

5．若RAM芯片内有1024个单元，用单译码方式，地址译码器有________条输出线；用双译码方式，地址译码器有________条输出线。

6．高速缓冲存储器中保存的信息是主存信息的________。

二、选择题

1．在磁盘和磁带这两种磁介质存储器中，存取时间与存储单元的物理位置有关，按存储方式分____。

A．二者都是顺序存取 B．二者都是直接存取

C．磁盘是直接存取，磁带是顺序存取 D．磁带是直接存取，磁盘是顺序存取 2．存储器进行一次完整的读写操作所需要的全部时间称为____。

A．存取时间

B．存取周期

C．CPU周期

D．机器周期

3．若存储周期250ns，每次读出16位，则该存储器的数据传送率为____。

A．4×106B/s C．8×106B/s

B．4MB/s D．8MB/s

4．用户程序存放的贮存空间属于______。

A．随机存取存储器 C．顺序存取存储器

B．只读存储器 D．直接存取存储器

5．以下哪种类型的存储器速度最快______。

A．DRAM

B．ROM

C．EPROM

D．SRAM

6．以下说法中正确的是______。

A．半导体RAM信息可读可写，且断电后仍能保持记忆

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B．动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的 C．半导体RAM是易失性RAM，但只要电源不断电，所存信息时是不丢失的 D．半导体RAM是非易失性的RAM

7．若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储字节顺序按地址由小到大依次为__________。

A．12345678

B．78563412

C．87654321

D．34127856

8．在对破坏性读出的存储器进行读写操作时，为维持原存信息不变，必须辅以的操作是__________。

A．刷新

B．再生

C．写保护

D．主存校验

9．动态RAM的刷新是以_______为单位进行的

A．存储单元

B．行

C．列

D．存储位

10．SRAM芯片，其容量为1024×8，除电源和接地端外，该芯片最少引出线为______

A．16

B．17

C．20

D．21

11．存储其容量为32K×16，则________。

A．地址线为16根，数据线为32根 C．地址线为15根，数据线为16根

B．地址线为32根，数据线为16根 D．地址线为16根，数据线为15根

12．某计算机字长为32位，存储器容量为4MB，若按字编址，其寻址范围为0到________。

A．220-1

B．221-1

C．223-1

D．224-1

13．设机器字长32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是________。

A．224

B．2

23

C．2

22

D．2

21

14．下述说法正确的是_________。

A．EPROM是可改写的，因而也是随机存储器的一种 B．EPROM是可改写的，但它不能用作为随机存储器用 C．EPROM只能改写一次，故不能作为随机存储器用 D．EPROM是只能改写一次的只读存储器 15．通常计算机的主存储器可采用________。

A．RAM和ROM

B．ROM

C．RAM

D．RAM或ROM

16．存储器采用部分译码法片选时________。

A．不需要地址译码器 C．会产生地址重叠

B．不能充分利用存储器空间 D．CPU的地址线全参与译码

17．双端口存储器发生读/写冲突情况是________。

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A．左端口与右端口的地址码不同 C．左端口与右端口的数据码不同

B．左端口与右端口的地址码相同 D．左端口与右端口的数据码相同

18．如果一个存储单元被访问，则可能这个存储单元会很快再次被访问,这称为________。

A．时间局部性

B．空间局部性

C．程序局部性

D．数据局部性

19．在主存和CPU之间增加高速缓冲存储器的目的是_________。

A．解决CPU和主存之间的速度匹配问题 B．扩大主存容量

C．扩大CPU通用寄存器的数目

D．即扩大主存容量又扩大CPU中通过寄存器的数量

20．在程序的执行过程中，Cache与主存的地址映射是由________。

A．操作系统来管理的 C．由硬件自动完成的

B．程序员调度的

D．由软、硬件共同完成的

21．容量为64块的cache采用组相连映射方式，字块大小为128个字，每4块为一组。若主存4096块，且以字编址，那么主存地址和主存标记的位数分别为________。

A．16，6

B．17，6

C．18，8

D．19，8

22．采用虚拟存储器的目的_________。

A．提高主存的速度

B．扩大辅存的存取空间 D．扩大存储器的寻址空间

C．扩大主存的存取空间

23．从下列关于虚拟存储器的论述中，正确的是_______。

A．对应用程序员透明，对系统程序员不透明 B．对应用程序员不透明，对系统程序员透明 C．对应用程序员、系统程序员都不透明 D．对应用程序员、系统程序员都透明

24．在虚拟存储器中，辅存的编址方式是_______。

A．按信息块编址

B．按字编址

C．按字节编址

D．按位编址

25．虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是_______。

A．快表与慢表 都存储在主存中，但快表比慢表容量小 B．快表采用了优化的搜索算法，因此查找速度快

C．快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D．快表采用快速存储器件组成，按查找内容访问，因此比慢表查找速度快

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三、判断题

1．存取周期是指启动一次存储器操作到完成该操作所需的时间。

2．CPU访问存储器的时间是由存储体的容量决定的，存储容量越大，访问存储器所需时间就越长。访问存储器所需时间就越长。 3．随机存储器需要定时地进行刷新。

4．因为动态存储器是破坏性读出，所以必须不断地刷新。 5．断电后，RAM中的数据不会丢失。

6．集中刷新方式在刷新时间内并不影响CPU的读写操作。 7．动态RAM的异步刷新方式没有读写死区。 8．断电后，EEPROM中的数据不会丢失。

9．用1024×1芯片构成8KB存储器，CPU提供地址线A0~A15，其中A0为高位，则加到各芯片地址端的地址线是A0~A9。

10．用1024×1芯片组成8KB存储器，CPU提供地址线A15(高)~A，应由A15~A133（低）0位地址经译码产生片选信号。

11．一般情况下，ROM和RAM在存储体中是统一编址的。

12．用户编程的地址称为虚地址，通常虚地址的范围要比实地址大得多。

四、简答题

1．说明SRAM的组成结构，与SRAM相比，DRAM在电路组成上有什么不同之处？ 2．DRAM存储器为什么要刷新？采用何种方式刷新？

3．存储器系统的层次结构可以解决什么问题？实现存储器层次结构的先决条是什么？用什么来度量?

五、分析题

1．某计算机系统字长32位，主存以字节编址，试画出存储器字地址和字节地址的分配情况示意图。

2．某存储器容量为4KB，其中：ROM 2KB，选用EPROM 2K×8；RAM 2K×8；RAM 2KM，选用RAM 1K×8；地址线A15～ A0。写出全部片选信号的逻辑式。

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3．要求用128K×16的SRAM芯片组成512K×16的随机存储器，用64K×16的EPROM芯片组成128K×16的只读存储器。试问：

（1）数据寄存器多少位？ （2）地址寄存器多少位？ （3）两种芯片各需多少片？

（4）若EPROM的地址从00000H开始，RAM的地址从60000H开始，写出各芯片的地址分配情况。

4．已知地址总线A15~A0，其中A0是最低位。用ROM芯片（4K×4）和RAM（2K×8）芯片组成一个半导体存储器，按字节编址。该存储器ROM区的容量为16KB，RAM的容量为10KB。

（1）组成该存储器需要多少块ROM芯片和RAM芯片？

（2）该存储器需要多少地址线？ROM芯片，RAM芯片各需连入哪几根地址线？ （3）需设置多少个片选信号，分别写出各片选信号的逻辑式。

5．CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns，求：Cache主存系统的命中率，平均访问时间和效率。

表1 地址映像

6．在虚拟地址和物理地址均为32位、页大小为4KB的某种体系结构中，假定存在如表1所示的地址映像关系，问：对应于下列虚拟地址的物理地址分别是什么？

(1) 22433007H。 (2) 13385ABCH. (3) ABC89011.

六、设计题

1．某机CPU可提供16条地址线，8条数据线，1条控制线（R/）， R/=1表示读，R/=0

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表示写。现用存储器容量为8KB。拟采用2K×4的芯片。

（1）画出CPU与RAM之间的连接图（译码器自定）。 （2）说明该RAM的地址范围。

2．某机CPU可寻址的最大存储空间为64KB，存储器按字节编址，CPU的数据总线宽度为8位，可提供一个控制器信号为。目前系统中使用的存储器容量为8KB，其中：4KB为ROM。拟采用容量为2K 8的ROM芯片，其地址范围为0000H 0FFFH。

（1）需RAM和ROM芯片各多少片？

（2）画出CPU与存储器之间的连接图（译码器自定）

3．某机CPU可输出数据线8条（D7~D0），地址线20条（A19~A0），控制线1条（WE）。目前使用的存储空间为48KB，其中：16KB为ROM，拟用8K×8位的ROM芯片；32KB为RAM，拟用16K×4的RAM芯片。

（1）需要两种芯片各多少片？

（2）画出CPU与存储器之间的连线图（译码器自定）。 （3）写出ROM和RAM的地址范围。

4．某微机的寻址范围为64KB，其存储器选择器信号为M，接有8片8KB的存储器，试回答下列问题：

（1）画出选片译码逻辑图 （2）写出每片RAM的寻址范围

（3）如果运行时发现不论往哪片存储器存放8KB数据，以A000H起始地址的存储芯片都有相同的数据，分析故障原因。

（4）若发现译码器中的地址线A13与CPU断线，并搭接到高电平的故障，问后果如何？ 5．设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号，用R/作为读写命令信号。自选各类存储芯片，画出CPU与存储芯片的连接图。 要求：

（1） 最大8KB地址是系统程序区，与其相邻的8KB地址是系统程序工作区，最小16KB地址是用户程序区。

（2） 写出每片存储芯片的类型及地址范围（用十六进制表示）

（3） 用一个3-8译码器或其他门电路（门电路自定）详细画出存储芯片的选片逻辑 6．利用2716（2K×8）、2114（1K×4）和8205（或74LS138）等集成电路为8位微机设计一个容量为4KB ROM、2KB RAM的存储子系统（ROM安排在主存的低端，RAM紧靠ROM）。要求写出设计步骤。

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7．某半导体存储器容量9K×8，其中ROM区4K×8，可选EPROM芯片2K×8/片。RAM区5K×8，可选SRAM芯片2K×4/片，1K×4/片，地址总线A15~A0（低），数据总线D7~D0(低)。R/W控制读、写。若有控制信号MREQ。要求：

（1）设计并画出该存储器逻辑图

（2）注明地址分配与片选逻辑式及片选信号极好性

8．通常主存储器由RAM和ROM组成，试用图1所示的两种芯片（2732和6264）设计一个8位微机系统的主存储器，要求：系统程序区8KB，从0000H地址开始；用户程序区40KB，从4000H地址开始。请指出每种芯片各需要多少块？写出各芯片的地址分配，画出该存储器的逻辑框图（注意地址线、数据线和控制线的连接）。

提示：首先根据芯片的管脚图确定出每个芯片的类型（RAM或ROM）和芯片的容量。

图1 所使用的芯片

9．假设主存容量为512K×16位，Cache容量为4096×16位，块长为4个16位的字，访存地址为字地址。

（1）在直接映射方式下，设计主存的地址格式。 （2）在全相联映射方式下，设计主存的地址格式。 （3）在二组路相联映射方式下，设计主存的地址格式。

（4）若主存容量为512K×32位，块长不变，在四路组相联映射方式下，设计主存的地址格式。

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