含异步清0和同步时钟使能的4位加法计数器

含异步清0和同步时钟使能的4位加法计数器

一、实验目的

学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL的编程方法 二、实验内容

本实验的内容是QuartusII建立一个含计数使能、异步复位的4位加法计数器，并执行仿真测试。最后在SmartSOPC实验箱上进行硬件测试，有KEY1控制计数使能端ENA并有LED1指示，KEY2控制复位端并由LED2指示。进位输出有LED8指示，计数值由数码管指示。时钟CLK有分频模块int-div分频得到4HZ的信号。 三、实验原理

实验图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。由实验图所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将\加载于锁存器。

四、实验步骤

（1）启动QuartusII建立一个空白工程，然后命名为cnt-4b.qbf。

（2）新建VHDL源程序文件cnt4b.vhd,输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。 （3）建立波形仿真软件并进行仿真验证。

（4）将光盘中EDA目录下的int-div.bsf、int-div.vhd和decl7s.bsf、decl7s.vhd （5）新建图形设计文件（顶层模块）命名为cnt-4b.bdf并保存。

（6）选择目标器件并对相应的引脚进行锁定，在这里所选择的器件为Altera

公司的Cyclone系列的EP1C12Q240C8芯片，引脚锁定方法如图，将未使用管脚设置为三态输入（一定要设置，否则可能会损坏芯片）。

（7）将cnt-4b.qbf.设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。 （8）硬件链接、下载程序。 五、实验.程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY cnt4b IS

PORT(CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC); END;

ARCHITECTURE bhv OF cnt4b IS BEGIN

PROCESS (CLK,D) BEGIN IF CLK='1' THEN Q<=D; END IF; END PROCESS; END bhv; 六、实验结果

8位全加器仿真波形图

8位全加器顶层模块

七、实验总结

本文来源：https://www.bwwdw.com/article/6hwf.html