第6章 CMOS静态门电路2—延迟

半导体集成电路

学校：西安理工大学

院系：自动化学院电子工程系专业：电子、微电时间：秋季学期

CMOS静态组合门电路的延迟（速度）

延迟时间实测方法

本节内容

延迟时间的估算方法 负载电容的估算

传输延迟时间估算举例 缓冲器最优化设计

Vout

RN

tPLH

Vin=0

tPHL

Vin=VDD

Vout (1 e

t/设输入为阶跃信号，则Vout上升(tPLH (ln2) 1 (ln2)PLPL

tPHL (ln2) 2 (ln2)RNCL 0.69RNCL

1个PMOS导通时，tPLH ~ 0.69CLRP

2个PMOS导通时，tPLH ~ 0.69CL× 2个NMOS导通时，tPHL ~ 0.69CL×N

等效电阻的估算

R0

等效（平均）电阻一般取0.75R0

VDD

VDD

L: 0.25umW: 0.5um

R0约8K欧

负载电容的估算

G

负载电容的估算（cont.)

扇出电容

Cfanout＝∑CGCG＝CGn+CGp

CVin

V

out

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截止(VGS<VTH)

截止区：

沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL

非饱和区

(VGS>VTH, VDS< VGS-VTH)

非饱和区：

沟道形成，相当于

D

、S连通，

C

GD=CGS

≈(1/2)

CoxWLCGB=0

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饱和区

(VGS>VTH, VDS> VGS-VTH)

饱和区：

漏端沟道夹断，CGB=0，CGD=0

CGS≈(2/3) CoxWL

负载电容的估算（cont.)

自身电容

GD

CGS、CSB、CGB与输出端D无关

S

只有扩散电容CDB和CGD

设输入为阶跃信号，则Vout从0升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。

Vout

2013-7-23

CGDO

CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定

2CGDO

负载电容的估算（cont.)

自身电容

因此，自身电容为：

Cself=CDBn+2CGDOn+CDBp+2CGDOp

DBp

V

out

连线电容

短线可忽略，长线需考虑DBn

CMOS逻辑门传输延迟举例

忽略连线电容

反相器漏极电容

2输入与非门2输入与非门

*等效电阻相同：*输入电容相同：

电容比反相器大4/3倍。电阻比反相器大4/3倍。

CMOS逻辑门传输延迟举例

FO=1

反向器2输入与非门2输入或非门

N输入逻辑门

自身延迟时间：

LE倍

反向器

反向器为 0, n输入逻辑门为n 0

0.75CinvR0

后级负载延迟时间：

0.75CinvR0: FO=1时，反向器的延迟时间f: Fan out

LE: Logical Effort

反向器

传输延迟时间的估算：8输入AND当FO=1时， 哪一种逻辑组合速度更快?输入信号数 反向器

2013-7-23

WP=2mm

CL=160fF

Wn=1mm

忽略连线电容

CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm

τ=0.75R0C

=0.75R0CSelf+0.75R0CL

=0.75 (3 1fF) 4kW+ 0.75 160fF 4kW=500pS t=0.69τ=345pS

pHL

约为3M

本文来源：https://www.bwwdw.com/article/6f34.html