IMEC和TEL对7nm工艺半导体布线技术进行基础评价

IMEC和TEL对7nm工艺半导体布线技术进行基础评价

比利时IMEC分别与东电电子、美国科林研发公司（Lam Research）合作，对7nm工艺以后的逻辑LSI及存储器用布线技术展开研究，并在“IEEE 2015 International Interconnect Technology Conference（IITC）”（2015年5月18～21日，法国格勒诺布尔）公布了结果。

图2：在钯/钨（Pd/W）底面的28nm直径孔穴（宽高比4.5）中，利用化学镀沉积的Co。左起依次是沉积途中、理想沉积、过度沉积状态

IMEC与东电电子合作开发的，是能够替代广泛普及的铜（Cu）布线的镶嵌工艺，通过对Cu布线进行直接蚀刻，制作布线图案的方法。展现出了解决布线电阻和可靠性课题的可能性。 直接蚀刻Cu布线制作图案

最尖端的器件使用镶嵌而成的Cu布线，但沟槽宽度会限制粒度，因此，在晶界增加引发的表面散射的作用下，布线电阻会大幅升高。而且，晶界增加后，电迁移将会加剧，从而出现布线内Cu的体积减少、可靠性降低的课题。

IMEC与东电电子很早就为替代传统的Cu镶嵌工艺，围绕利用直接蚀刻制作Cu布线图案的方法展开了基础研究（图1）。此次的研究结果表明，该方法在两点上具有优势。第一，通过使用直接蚀刻，可以扩大粒度，降低布线电阻。第二，通过在蚀刻后防止暴露在空气中，利用硅氮化膜进行密封，可以遏制Cu的氧化，使Cu/Si氮化膜成为电界面，从而可以遏制电迁移。

利用化学镀填入Co 另一方面，IMEC与科林研发公司合作开发的，是利用化学镀（electroless deposition：ELD）的方法，选择性地在通孔及接触孔中填入钴（Co）的技术（图2）。接触孔在钨（W）底面的上方、通孔在Cu底面的上方选择性沉积Co。Co可以遏制孔穴的发生，因此与使用Cu相比，可以降低布线电阻。ELD法与通常的CVD法相比，可以降低成本，而且成本有望低于填入Cu的方法。Co即使与低介电常数（low-k）的材料直接接触，也不会降低可靠性。 以上两项发表虽然都还处于基础研究阶段，但在今后，该公司还将锁定7nm工艺以后的技术，开展具体的应用研究。这次的结果得到了IMEC的核心CMOS项目的合作伙伴（美国GLOBALFOUNDRIES公司、美国英特尔公司、美国美光科技公司、韩国三星电子公司、台湾TSMC，韩国SK海力士公司、松下、富士通半导体、索尼）的协助，技术将优先提供给这些企业。

本文来源：https://www.bwwdw.com/article/58qt.html