全数字锁相环与位同步实验

实验五 全数字锁相环与位同步实验

一、实验目的

1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号

理。

2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。

3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。

二、实验内容

1. 观察数字环的失锁状态、锁定状态。

2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。

3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。 三、基本原理

位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。

一、位同步模块有以下测试点及输入输出点：

? +5V +5V电源输入点（3个） ? S-IN 基带信号输入、测试点（2个）

? BS-OUT 位同步信号输出、测试点（2个） ? TST_1 微分器输出测试点 ? TST_2 整流器输出测试点 ? TST_3 附加脉冲测试点 ? TST_4 扣除脉冲测试点

二、图5-2中各单元与图5-3中元器件的对应关系如下： ? 晶振 X1：晶体； ? 微分器 U1A：LF347 ? 放大器 U1D：LF347

? 整流器 U1B、U1C：LF347 ? 单稳电路 U2、U3：74LS123

? 分频器 U4：EPM7064 ? 门电路 U4：EPM7064

三、工作原理

在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。

1、 波形转换电路

波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图

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如图5-2所示。

图5-1 基带信号微分、整流波形

2、

数字锁相

数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元的速率为F（波特），则

接收码元 微分 整流 单稳4 A 单稳1 非门 晶振 整形 单稳3 位同步脉冲 脉冲形成 扣除门 B 单稳2 附加门 N次分频 或门 图5-2 位同步器方框图

要求位同步脉冲的重复速率也为F（赫）。这里晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲（图5-3中的b(b’)）。如果接收端晶振输出经n次分频后，不能准确地和收到的码元信号同频同相，这时就要根据相位比器输出的误差信号，通过控制器对分频器进行调整。从经微分、整流后的码元信息中就可以获得接收码元所有过零点的信息，其工

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作波形如图5-1所示。得到接收码元的相位后，再将它加于相位比较器去比较。首先，先不管图中的单稳3，设接收信号为不归零脉冲（波形a），我们将每个码元的宽度分两个区，前半码元称为“滞后区”，即若位同步脉冲波形b落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经微分整流，并经单稳4电路后，输出如波形e所示的脉冲。当位同步脉冲波形b（它是由n次分频器d端的输出，取其上升沿而形成的脉冲）位于超前区时，波形e和分频器d端的输出波形d使与门A有输出，该输出再经过单稳1就产生一超前脉冲（波形f）。若位同步脉冲波形b’（图中的虚线表示）落于滞后区，分频器c端的输出波形（c端波形和d端波形为反相关系）如波形c’所示，则与门B有输出，再经过单稳2产生一滞后脉冲（波形g）。这样，无论位同步脉冲超前或滞后，都会分别送出超前或滞后脉冲对加于分频器的脉冲进行扣除或附加，因而达到相位调整的目的。

图5-3 波形图

现在讨论图中的单稳3的作用。同波形图看到，位同步脉冲帅分频器d端输出波形（波形d）的正沿而形成的，所以相位调整的最后结果应该合波形d的正沿对齐窄脉冲e（即d的正沿位于窄脉冲之内）。若d端产输出波形最后调整到如波形图d'所示的位置，则A、B两个与门都有输出；先是通过与门B输出一个滞后脉冲，后是通过与门A输出一超前脉冲。这样调整的结果使位同步信号的相位稳定在这一位置，这是我们所需要的。然而，如果d端的输出波形调整到波形图d’’的位置，这时，A、B两个与门出都有输出，只是这时是先通过A门输出一超前脉冲，而后通过B门输出一滞后脉冲。如

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果不采取措施，位同步信号的相位也可以稳定在这一位置，则输出的位同步脉冲（波形b）就会与接收码元的相位相差180°。克服这种不正确锁定的办法，是利用在这种情况下A门先有输出的这一特点。当A门先有输出时，这个输出一方面产和超前脉冲对锁相环进行调整；另一方面，这个输出经单稳3产生一脉冲将与门B封闭，不会再产生滞后脉冲。这样通过A六不断输出超前脉冲，就可以高速分频器的输出的相位，直到波形d的正沿对齐窄脉冲（波形e）为止。

3、

5-4 位同步器电路图

数字锁相抗干扰性能的改善

由图5-3可见，若干扰很小，它使波形e中窄脉冲左右摆动的幅度不大，那么，波形d的正沿位置可能仍在波形e的窄脉冲宽度之内。这时，由于送出的超前、滞后脉冲相互抵消，因而位同步脉冲的相位仍稳定不变。若干扰较大，使波形图b的位同步脉冲忽落入超前区，忽落入区滞后，锁相环就要进行调整了，这就会引起不希望的相位抖动。此时，我们可以仿照模拟锁相环鉴相器后加有环路滤波器的方法，在数字锁相环的鉴相器后也可加一个数字式滤波器。图5-5显示了这种方案的原理框图。在图中包含了一个计超前脉冲数和一个计滞后脉冲数的N计数器，超前脉冲或滞后

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脉冲还通过或门加于一M计数器。选择（N

当鉴相器送出超前脉冲或滞后脉冲时，滤波器并不马上就将它送去进行相位调整，而是要分别对输入的超前或滞后脉冲进行计数。如果位同步信号的相位确实是超前或滞后了，则连续输入的超前或滞后脉冲就会使超前滞后脉冲的N计数器先计满。这时，滤波器就输出一超前或滞后脉冲，使触发器C1或C2输出高电平打开与门1或与门2 ，输入的超前或滞后脉冲就通过这两个与门加到相位调整电路，若连续输入超前或滞后脉冲，那么，由于这时触发器的输出已使与门打开，这些脉冲就可以连续送到相位调整电路，同时将三个计数器都置‘0’；如果是同于干扰的作用，使鉴相器输出零星的超前或滞后脉冲，而且这两种脉冲是随机出现，那么，当两个N计数器中的任何一个都没有计满时，M计数器就可能已经计满了，并将三个计数器又置‘0’，因此滤波器没有输出，就样就消除了随机干扰对同步信号相位的调整。

图5-5 数字滤波器方案

四、 实验步骤

本实验使用数字信源模块和位同步模块。

1、熟悉数字信源模块和位同步模块。将数字信源的输出信号NRZ-OUT连接到位同步模块S-IN端，打开电源开关和开关PW1、PW4。调整信源模块的K1、K2、K3，使NRZ-OUT的连“0”和连“1”个数较少。 2、观察数字环的锁定状态和失锁状态。

将示波器的两个探头分别接数字信源模块的NRZ-OUT和位同步模块的BS-OUT，调节位同步模块上的可变电容C2，观察数字环的锁定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。 3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的

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关系。

调节可变电阻环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。

4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时间与环路固有频差的关系。

使BS-OUT信号的相位抖动最小，断开位同步单元的输入信号，观察NRZ-OUT与BS-OUT信号的相位关系变化快慢情况，接通位同步单元的输入信号，观察快速捕捉现象（位同步信号BS-OUT的相位一步调整到位）。再微调位同步单元上的可变电路（即增大固有频差）当BS-OUT相位抖动增大时断开位同步单元的输入信号，观察NRZ-OUT信号与BS-OUT信号的相位关变化快慢情况并与固有频差最小时进行定性比较。

五、实验报告要求

1、数字环位同步器输入NRZ码连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。

2、设数字环固有频差为Δf，允许同步信号相位抖动范围为码元宽度TS的η倍，求同步保持时间tC及允许输入的NRZ码的连“1”或“0”个数最大值。 3、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。 4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？

5、 提出一种新的环路滤波器，使环路具有更好的抗噪能力。 6、 设计出一种新的锁相环，并且使用CPLD来实现。

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本文来源：https://www.bwwdw.com/article/56lv.html