MOS的认识 - 图文

MOSFET作为功率开关管，已经是是开关电源领域的绝对主力器件。虽然MOSFET作为电压型驱动器件，其驱动表面上看来是非常简单，但是详细分析起来并不简单。下面我会花一点时间，一点点来解析MOSFET的驱动技术，以及在不同的应用，应该采用什么样的驱动电路。

首先，来做一个实验，把一个MOSFET的G悬空，然后在DS上加电压，那么会出现什么情况呢？很多工程师都知道，MOS会导通甚至击穿。这是为什么呢？因为我根本没有加驱动电压，MOS怎么会导通？用下面的图，来做个仿真：

去探测G极的电压，发现电压波形如下：

G极的电压居然有4V多，难怪MOSFET会导通，这是因为MOSFET的寄生参数在捣鬼。

这种情况有什么危害呢？实际情况下，MOS肯定有驱动电路的么，要么导通，要么关掉。问题就出在开机，或者关机的时候，最主要是开机的时候，此时你的驱动电路还没上电。但是输入上电了，由于驱动电路没有工作，G级的电荷无法被释放，就容易导致MOS导通击穿。那么怎么解决呢？在GS之间并一个电阻.

那么仿真的结果呢:

几乎为0V.

什么叫驱动能力，很多PWM芯片，或者专门的驱动芯片都会说驱动能力，比如384X的驱动能力为1A，其含义是什么呢？

假如驱动是个理想脉冲源，那么其驱动能力就是无穷大，想提供多大电流就给多大。但实际中，驱动是有内阻的，假设其内阻为10欧姆，在10V电压下，最多能提供的峰值电流就是1A，通常也认为其驱动能力为1A。

那什么叫驱动电阻呢，通常驱动器和MOS的G极之间，会串一个电阻，就如下图的R3。

驱动电阻的作用，如果你的驱动走线很长，驱动电阻可以对走线电感和MOS结电容引起的震荡起阻尼作用。但是通常，现在的PCB走线都很紧凑，走线电感非常小。

第二个，重要作用就是调解驱动器的驱动能力，调节开关速度。当然只能降低驱动能力，而不能提高。

对上图进行仿真，R3分别取1欧姆，和100欧姆。下图是MOS的G极的电压波形上升沿。

红色波形为R3=1欧姆，绿色为R3=100欧姆。可以看到，当R3比较大时，驱动就有

点力不从心了，特别在处理米勒效应的时候，驱动电压上升很缓慢。

下图，是驱动的下降沿

那么驱动的快慢对MOS的开关有什么影响呢？下图是MOS导通时候DS的电压：

红色的是R3=1欧姆，绿色的是R3=100欧姆。可见R3越大，MOS的导通速度越慢。 下图是电流波形

红色的是R3=1欧姆，绿色的是R3=100欧姆。可见R3越大，MOS的导通速度越慢。

可以看到，驱动电阻增加可以降低MOS开关的时候得电压电流的变化率。比较慢的开关速度，对EMI有好处。下图是对两个不同驱动情况下，MOS的DS电压波形做付利叶分析得到

红色的是R3=1欧姆，绿色的是R3=100欧姆。可见，驱动电阻大的时候，高频谐波明显变小。

但是驱动速度慢，又有什么坏处呢？那就是开关损耗大了，下图是不同驱动电阻下，导通损耗的功率曲线。

红色的是R3=1欧姆，绿色的是R3=100欧姆。可见，驱动电阻大的时候，损耗明显大了。

结论：驱动电阻到底选多大？还真难讲，小了，EMI不好，大了，效率不好。 所以只能一个折中的选择了。

那如果，开通和关断的速度要分别调节，怎么办？就用以下电路。

MOSFET的自举驱动.

对于NMOS来说，必须是G极的电压高于S极一定电压才能导通。那么对于对S极和控制IC的地等电位的MOS来说，驱动根本没有问题，如上图。

但是对于一些拓扑，比如BUCK（开关管放在上端），双管正激，双管反激，半桥，全桥这些拓扑的上管，就没办法直接用芯片去驱动，那么可以采用自举驱动电路。

看下图的BUCK电路：

加入输入12V，MOS的导通阀值为3V，那么对于Q1来说，当Q1导通之后，如果要维持导通状态，Q1的G级必须保证15V以上的电压，因为S级已经有12V了。

那么输入才12V，怎么得到15V的电压呢？ 其实上管Q1驱动的供电在于 Cboot。 看下图，芯片的内部结构：

Cboot是挂在boot和LX之间的，而LX却是下管的D级，当下管导通的时候，LX接地，芯片的内部基准通过Dboot（自举二极管）对Cboot充电。当下管关，上管通的时候，LX点的电压上升，Cboot上的电压自然就被举了起来。这样驱动电压才能高过输入电压。

当然芯片内部的逻辑信号在提供给驱动的时候，还需要Level shift电路，把信号的电平电压也提上去。

自举电容主要在于其大小，该电容在充电之后，就要对MOS的结电容充电，如果驱动电路上有其他功耗器件，也是该电容供电的。所以要求该电容足够大，在提供电荷之后，电容上的电压下跌最好不要超过原先值的10%，这样才能保证驱动电压。但是也不用太大，太大的电容会导致二极管在充电的时候，冲击电流过大。

对于二极管，由于平均电流不会太大，只要保证是快速二极管。当然，当自举电压比较低的时候，这个二极管的正向压降，尽量选小的。

电容没什么，磁片电容，几百n就可以了。但是二极管，要超快的，而且耐压要够。电流不用太大，1A足够。

隔离驱动。当控制和MOS处于电气隔离状态下，自举驱动就无法胜任了，那么就需要隔离驱动了。下面来讨论隔离驱动中最常用的，变压器隔离驱动。

看个最简单的隔离驱动电路，被驱动的对象是Q1。

而且似乎这个问题比上面的电路还严重。 下面尝试降低这个震荡，首先把R5改为1K

确实有改善，但问题还是严重，继续在C2上并一个1K的电阻。

绿色的波形，确实更改善了一些，但是问题还是存在。这是个可靠性的隐患。 对于这个问题如何解决呢？可以采用soft stop的方式来关机。soft stop其实就是soft start的反过程，就是在关机的时候，让驱动占空比从大往小变化，直到关机。很多IC已经集成了该功能。

可看到，驱动信号在关机的时候，没有了上面的那些震荡。

对于半桥，全桥的驱动，由于具有两相驱动，而且相位差为180度，那么如何用隔离变压器来驱动呢？

采用一拖二的方式，可以来驱动两个管子。 下图，是两个驱动源的波形：

通过变压器传递之后，到达MOS会变成如下：

在有源钳位，不对称半桥，以及同步整流等场合，需要一对互补的驱动，那么怎么用一路驱动来产生互补驱动，并且形成死区。可用下图。

波形如下图：

MOSFET的并联驱动，由于MOS经常采用并联的方式工作，那么驱动又该如何设计呢？是这样

还是这样？

MOS并联，对驱动的一致性要求就很高了，如果导通，关断时间不一致，会导致其中一个MOS开关损耗剧增。所以在软开关电路上，用MOS并联问题比较少，但是硬开关电路，就要小心了。下面用仿真来看现象，假设两个MOS并联，而且MOS的参数完全一样。

但是驱动走线的寄生参数有很大不同。

R2，R4，L1，L2都为驱动走线的寄生参数。那么下图为，导通时候，两个mos的电流

基本上还算一致。

接下去，把两个驱动电阻并联起来一起去驱动两MOS，

再看导通时候的电流波形：

两管子的电流波形，均出现剧烈震荡。 Pmos的驱动： 下图为Pmos

Pmos要求GS的电压是负的，也就是G的电压要比S的低，才能导通。那么，如果SD承受高压，G只要比S的电压低一点就能导通，但是一旦SD导通，G必须维持负压才能导通。

而GS的耐压是很低的，这就很麻烦了。一般在电源中最常见的Pmos应用，就有有源钳位

有源钳位的Pmos，是S级接地的，那么要保持导通，G级必须要有负压才行。那么如何产生负压呢，可以采用下图驱动方式：

那么波形可见：

以下是MOS寄生参数的解读：

FET管是由一大群小FET在硅片上并联的大规模集成功率开关。每个小FET叫胞，每个胞的电流并不大，只有百毫安级。设计师采用蚂蚁捍树的办法；多多的数量FET并联；达到开关大电流。也就是同样大小硅片和耐压下；胞越多；允许电流越大。FET里；不仅FET胞是并联的，寄生二极管也是很多并在一起的！

得益于多胞结构；FET的寄身二极管拥有了耐受电压击穿的能力。即所谓的雪崩耐量。在数据表中；以EAR（可重复雪崩耐量）和EAS（单次雪崩耐量）表示。它表征了FET抗电压（过压）冲击的能力。因此；许多小功率反激电源可以不用RCD吸收，FET自己吸收就够了。

用在过压比较严重的场合，这点要千万注意啊！大的雪崩耐受力；能提高系统的可靠性！ FET的这个能力和电压；终身不会改变！ 每个胞的原理结构如图示

红色指示的是FET开关的沟道，兰色的是寄生的体二极管。

平时FET是关断的。当栅上加正压时，在邻近栅的位置，会吸引许多电子。这样，邻近的P型半导体就变成了N型，形成了连接两个N取的通道（N沟道），FET就通了。显然，FET的耐压越高，沟道越长，电阻越大。这就是高压FET的RDSON大的原因。反之，P沟FET也是一样的，这里不在叙述。所以功率FET，常被等效为：

FET是实实在在的物质构成的；里面有导体/半导体/绝缘体。这些物质的相互搭配，做成了FET。那么，任何两个绝缘的导体，自然构成了物理电容——寄生电容。

红色的就是DS间的寄生电容Coss。蓝色的就是密勒电容Cgd。黑色的就是栅原电容Cgs。

Cgd+Cgs=Ciss——输入电容 Coss——输出电容

虽然都是电容，可是；有着本质的区别。想想！！仅从电容特性上想想！Cgd/Cds的绝缘层里有PN结！Cgs里基本没这东西！有何感想？Cgd/Cds容量大小是变的！而且；变得还很变态！

Qgd就是Cdg储存的电荷量（弥勒电荷），Qds是Cds储存电荷量。

下面；分析这些电荷在开/关状态下，是如何影响FET工作的。 FET静态关断时，Cgd/Cgs充电状态如图示：

栅电压为零，Qgs=0。Qgd被充满，Vgd=Vds。

注：由于Cds通常和其它杂散电容并联在一起；共同对电源施加影响，因此；这里暂时不做分析。问题将在后面和杂散参数一起一并讨论。

给FET的栅极施加正脉冲。

由于Cgd在承受正压时，电容量非常小（Cgd虽然小；但是Qgd=Cgd*Ugd，Qgd仍然是很大的），Cgs远大于Cgd。因此；脉冲初期，驱动脉冲主要为Cgs充电，直到FET开始开启为止。开启时；FET的栅电压就是门槛电压Vth。

大多数情况下；栅电压达到Vth前，只有很小的电流流过FET。FET一直处于关断状态。

当FET栅电压达到Vth，FET开始导电。无论负载在漏极还是在源极，都将因有电流流过而承受部分或全部电压。这样FET将经历由阻断状态时承受全部电压逐渐变到短路而几乎没有电压降落为止的过程。

这个过程中，Cgd同步经历了放电过程。放电电流为I=Qgd/ton。

Igd——密勒电流分流了FET的驱动电流！使得FET的栅电压上升变缓。

弥勒电荷越大，这个斜坡越长。

弥勒电荷不仅和器件有关还和漏极电压有关。一般，电压越高，电荷量越大。 FET的栅电压达到Vth后，电流流过FET的沟道，此时，FET工作在线性区。FET视在斜率随Id大小变化而变。但从Vg、Id的变化量看，两者之比就是FET跨到S。即S=(Id2-Id1)/(Vgs2-Vgs1)。

其中，同样粗细的亮色线为一组，代表各自的Vg和Id的关系。

由于在FET开的过程中，栅电压变缓，是弥勒电容分流引起的，所以也叫弥勒效应区。因此在断续反激电源里，弥勒效应区的栅电压斜率基本不变。而正激、半/全桥等；斜率随负载而变。

弥勒效应时间（开关时间）ton/off=Qgd/Ig 注：1）Ig指FET的栅驱动电流。

FET “ON” Ig=（Vb-Vth）/Rg 2）Vb：稳态栅驱动电压

FET经过弥勒区后，完全导通。原先阻断D-S的PN结被开启的沟道短路。由于失去了部分绝缘层，Cgd变大，以至和Cgs相当。并且，Cgd通过低阻抗的开启沟道，和Cgs实现物理上的并联。这样使得后期的驱动栅电压沿发生了变化。如图示：

FET的关断过程和开启过程的物理变化是一样的，只是过程刚好相反。

自己分析一下！让我们分享一下你的成果！

如前面介绍，完整周期的驱动波型如图示：

对比输入输出，回忆每个阶段的物理过程，思考一下这样的驱动；在工程中会有啥问题？ 大家发现没有；FET开通延时是ton1-ton2，而关断延时是toff1-toff3。 想想为啥会这样？在电路中是否有危害？如何补偿？

显然；脉冲被加宽了！

如果是开关电源；将限制最小脉冲宽度和对称性。如果是逆变器；将导致输出齐次谐波。。。 适当的减慢“ON”；加快“OFF”，能补偿这样的变化。 贴个典型实测栅＆VD的波型，体验一下其中的奥妙。

思考：均匀的VD变化有哪些好处？

仔细看看FET沟道部分结构，大家看；是否可以拼出这来：

将图上下倒一下；就不难发现，FET的D-S间并联了三极管。由于这个效应；FET有电压变化率承受限制。现在的一线厂家基本或完全解决了这个问题，在实际工程中；不用过于担心，但；对于二线及杂牌厂家，一定要实测！

开关电源的地线；始终有噪音流淌着；无论你是否愿意。

为了防制FET误开通，我们总希望Vth高些。一般；标准的优质管子的门槛在3~4.5V水平。

但是任何事务都有两面性；门槛高；低压场合用就有问题。这样；就诞生了FET新品一族:

逻辑电平FET。

现在；逻辑电平FET有这几个等级： 1.8V逻辑兼容 门槛Vth: 0.6~1.2V 2.5/2.7V逻辑兼容 门槛Vth: 0.8~1.8V 3.3V逻辑兼容 门槛Vth: 1.2~2.7V 5V逻辑兼容 门槛电压:1.8~2.7V 所以;选器件前,先要根据场合找对类!

以IR公司的命名规则为例：IRF是标准FET的代号（IRF6XXX/IRF7XXX除外）。IRLXXXX中的L表示逻辑电平驱动。

一般；在产品列表里会给出典型栅电压时的RDSON或电流值（如1.8V、2.7V、3.3V栅电压时的值）。选时；根据各公司命名规则去搜就可以了。

为应对不同工作状态；FET根据寄身体二极管特性分成快恢复和普通规格。 所有MOSFET厂家；都是买一搭一，无论你是否愿意！ 一个开关沟道搭一二极管！

正向时；二极管是阻断的，倒没啥。可FET是双向可通的器件，反向流电流时；在死区时间里，二极管将必然导通。

如ZVS/同步整流。反向回复时间和电荷量决定了电源的效率和电磁噪音。

看trr和Qrr

trr是二极管恢复时间；Qrr是恢复电荷量。在电路里；类似在FET的DS间并联电容。这两个值越大；电容量也越大。这个电容值还和温度和实际流过二极管的电流大小有关。电流越大；温度越高，等效电容越大。

因此；在对比不同数据表时；一定要看清测试条件。否则；劣管也能标出好参数的。 这里；二极管流过电流时间基本和Qrr&trr无关。 EAR/EAS这两个量描述的是FET抗雪崩击穿的能力。 EAR描述的是可重复的雪崩耐量。EAS描述的是单次耐量。

如在小功率反激里；取消RCD吸收后，大电流负载时的漏极电压就需要EAR这个量来考核安全。再如大电流半/全桥电路里，桥短路时电流非常大；即便在安全工作区能关断FET；仍会因引线等杂散寄生电感的作用而产生过压，当关的比较快时；过压就会超过FET耐压极限而击穿。EAS是衡量FET此时是否安全的参量...这里只列举了这两个量的概念了两个实际工程中的应用实例。它们的意义远非这些。

这是这两个量的典型图表：

这两个量不仅和芯自身特性片有关；还和结温和电流都有关系。使用时；一定要根据实际情况正确选用不同的曲线。

安全工作区SOA 先看这两张图：

这是两个同为600V的MOSFET，都能在600V下承受最大饱和电流。即在15V栅压时；MOSFET能流过的最大电流（MOSFET进入了线性区；呈恒流状态），此时的电流不随电压增高而增加！

状态位置见图中兰圈内的红线区域（最大到600V，有些画过了）：

显然；这两个FET都能在这电压电流下挺住，但；能坚持的时间却不一样。左边图显示；能挺1微秒，而右侧约能挺10微秒。

FET是通过吸引电子（P沟是排斥电子 呵呵）方式导通的，通时；电流没有经过PN结（只有沟道体电阻）。这样；FET就成了多子导电的器件，温度越高；压降越大。因此；FET是自均流器件。

本文来源：https://www.bwwdw.com/article/5578.html