PCB layout 注意事项
更新时间:2023-10-18 22:54:01 阅读量: 综合文库 文档下载
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时钟电路
1.无源晶体电路
a:一个无源晶体和两个小电容(22pF/33pF)组成,整个电路尽可能的靠近芯片放置,一般线长必须控制在100MIL以内
b:需保证信号先过电容再到芯片,两信号线按差分线处理,线宽粗些(10mil左右) c:器件面需铺地铜,加地孔,晶体下方不能有其他同层信号线穿过 d:若晶体的频率在25M以上,建议在两信号之间加匹配电阻(1M),电阻放电容之后
2.有源晶体电路
a:电路由一个有源晶体、一个匹配电阻(33Ω)、一个小电容(0.1uF)、一个大电容(10uF)、一个磁珠组成,其中两个电容和磁珠组成一个LC滤波电路
b:整个电路的布局尽可能的靠近芯片放置,使时钟的布线尽可能的短
c:布局时小容值电容需靠近晶体电源PIN放置,匹配电阻应靠近晶体放置,一般不超过200mil
d:器件面需铺地铜,加地孔,晶体下方不能有其他同层信号线穿过 e:匹配电阻两端的信号线严格按照时钟线布线要求处理
3.时钟驱动电路
a:时钟电路、驱动芯片、去耦电容、匹配电阻组成
b:布局紧凑,时钟电路及匹配电阻尽量靠近驱动芯片放置(200mil) c:保证驱动芯片有足够的去耦电容及Buck电容
d:驱动芯片内部要铺POWER SHAPE,其他信号的孔不能朝内部打 e:按常规的时钟线要求布线,驱动芯片下方不能有其他信号穿过 f:其他无关的电路及信号要远离,可能的话多做谢屏蔽处理
接口电路
1.网口电路-100M以太网;1000M以太网【4对差分线】;集成变压器
a:连接器(RJ45)、隔离变压器、数据收发桥片、去耦电容、匹配电阻:部分带防护电路和Smith电路
b:变压器与RJ45应尽量近(1000mil以内),与桥片也尽可能的近,有时应空间关系可适当的远些
c:变压器中心抽头每个pin要有一个去耦电容(0.1uF),有时初级端连成RC形式来处理 d:网口信号由两对差分线组成,初级端的线不控制阻抗,线尽量粗些(12mil),次级线按一般信号线处理
e:变压器中心抽头经电容按地的信号线宽要粗些,一般20mil f:变压器中间对应的所有层都必须掏空
g:所有外来信号线都不得在变压器下方布线,更不允许信号线从初次级间跨过 h:常规RJ45下方需做全部掏空处理
2.光口电路
a:3.3V供电模块、上拉电阻、光模块
b:2对差分线(收发分层)和6根控制线常规处理 c:外壳的GND PIN一般接到CGND(保护地)
3.串口电路(RS-232-C)
a:布局时阻容尽量靠近芯片放置,布线时加粗他们的管脚引线 b:Tx和Rx不需要做成差分形式
4.JTAG电路
a:测试连接器和上下拉电阻
b:信号线:TCK TDI TDO TMS TRST
c:布局时,上下拉电阻要靠近JTAG连接器放置 d:表贴的JTAG连接器,一般不要在内部打孔
5.USB接口电路(5V电源)
a:6个管脚---2个固定管脚,4个信号管脚(1脚电源,2脚USB_N,3脚USB_P,4脚GND)
5.音/视频接口电路 Audio(音频)
a:阻抗控制在75Ω
b:音频连接器、去耦电容、磁珠、上拉电阻、匹配电阻 c:布线时线宽尽量加粗(15mil)
d:布线时远离高压信号,可能的话,单独给他们包地处理
Vudio(视频):R、G、B、HSYNC、VSYNC/75Ω阻抗
a:VGA连接器、去耦电容、磁珠、上拉电阻、匹配电阻、供电电源
b:RGB的磁珠尽量靠近连接器放置,信号要做到先去耦再输入,RGB的上拉电阻可放在芯片端
c:RGB的信号尽量加粗(15mil)三根线相互间距及其他信号的间距应尽量大,可能的话对RGB三根信号线进行单独包地处理
d:HSYNC、VSYNC是行场同步信号,这两根信号需按差分形式布线,远离其他信号,可能的话也进行包地处理
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