3第2章2 FPGACPLD基本结构及原理

第二章FPGA基本概念 2.2 Cyclone II系列FPGA

1、Cyclone II系列FPGA概述

EP2C35F672C6，是Altera的DE2教育平台选用的Cyclone II系列FPGA。Cyclone II系列是低成本的FPGA，它将低成本FPGA的密度扩展到了68416个逻辑单元（LEs），从而可以在低成本FPGA上实现复杂的数字系统。

Cyclone II系列FPGA采用TSMC（台积电）的90nm工艺，与竞争对手采用的90nm工艺的FPGA相比，其性能高出60%而功耗减低一半，而其价格则几乎可以与ASIC产品竞争。优异的性价比使Cyclone II系列FPGA可以广泛地应用于汽车电子、消费电子、音/视频处理、通信以及测试测量等终端产品市场。

Cyclone II系列FPGA支持Altera公司的Nios II嵌入式软核处理器。Nios II具有灵活的可配置特性而且可以非常容易地实现各种外设的扩展。对于并行事务处理，可以在一个FPGA上放置多个Nios II软核，大大提高了处理器的效率，也方便多个小组同时开发，进一步加快了新产品的研发速度。

在数字信号处理方面，Cyclone II系列FPGA也具有明显的优势。Cyclone II系列FPGA可以内置多达150个18x18的硬件乘法器，片上大容量的M4K RAM以及经过专门优化的对外部存储器的高速存取特性，使它们非常适合于数字信号处理器或协处理器的应用场合。Altera公司提供的数字信号处理器IP核以及DSP Builder软件包使数字信号处理产品的开发非常容易。

Cyclone II系列主要性能见表2.2。

表2.2 Cyclone II系列FPGA的性能比较 特性 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70 LE数量 4608 8256 18752 33216 50528 68416 M4K RAM块数量 26 36 52 105 129 250 RAM总量/位 11980165888 239616 483840 594432 1152008 0 内嵌乘法器数量 13 18 26 35 86 150 锁相环数量 2 2 4 4 4 4 可用最大I/O口数量 158 182 315 475 450 622 图2.6是Cyclone II系列FPGA的内部结构排列方式。

图2.6 Cyclone II系列内部结构示意图

Cyclone II系列器件主要由以行列形式排列的逻辑阵列块（Logic Array Block, LAB）、嵌入式存储器块及嵌入式乘法器组成，锁相环（PLL）为FPGA提供时钟，输入/输出单元（Input/Output Elements，IOEs）提供输入/输出接口逻辑。逻辑阵列、嵌入式存储器块、嵌入式乘法器、输入输出单元及锁相环之间可实现各种速度的信号互连。 2、逻辑单元

逻辑单元是Cyclone II系列FPGA逻辑的最小单元，它能够完成各种复杂的逻辑应用。一个逻辑单元的主要特性如下：

（1）4输入查找表相当于一个4输入的函数发生器，能够实现4变量输入的所有逻辑。（2）一个可编程寄存器。（3）一个进位链连接（Carry Chain Connection）。（4）一个寄存器链连接（Register Chain Connection）。（5）能够驱动所有可能的互连，包括本地互连、列间、行间、寄存器链以及直接互连。（6）支持寄存器打包。（7）支持寄存器反馈。

Cyclone II逻辑单元的结构如图2.7所示。

图2.7 Cyclone II逻辑单元的结构

每个逻辑单元（LE）都可以配置成D、T、JK或SR模式，每一个LE都有独立的数据输入（datal、data2、data3、data4）、清除（labclrl、labclr2、DEV-CLRn）、时钟（labclkl、labclk2）及时钟使能输入（labclkenal、labclkena2）。时钟网络、GPIO（General Purpose Input/Output，通用输入/输出）及内部逻辑都可以驱动寄存器的时钟及清除信号。内部逻辑及GPIO可以驱动时钟使能信号。用于组合逻辑时，查找表旁路掉寄存器而直接驱动输出。

每个LE有三个输出，可以用来驱动行、列布线，直接连接布线和本地布线。其中两个输出用来驱动行、列以及直接布线，一个输出用来驱动本地互连布线。查找表输出和寄存器输出可以完全独立地分别驱动三个输出中的两个，即用查找表驱动其中一个输出时，可以用寄存器的输出驱动另一个输出。由于这种做法可以让查找表和寄存器各自独立完成互不相干的功能，因此有效提高了器件的利用率。这种工作方式称作寄存器打包（Register Packing）。在寄存器打包模式下

工作时，LAB同步加载信号无效。

另外一种特殊的打包模式是把寄存器的输出反馈到同一逻辑单元的查找表的输入，也就是说，寄存器与同一逻辑单元的查找表打包。这个逻辑单元可以驱动被寄存的或未被寄存的查找表输出。

除上述的输入、输出之外，Cyclone II的逻辑单元还有一个进位链路输入和一个进位链路输出，这种LAB内的进位链路可以使同一个LAB中的逻辑单元级联起来。寄存器链路输出可以让同一个LAB中的查找表完成组合逻辑的任务，而用这个LAB中的寄存器可以完成移位寄存器的功能。这样可以提高LAB间互连的速度并节省布线资源。

LE有两种工作模式：普通模式和算术模式。将LE的六个输入（四个数据输入、进位输入和寄存器链输入）进行不同的处理可以实现不同的功能。LAB范围的信号（时钟输入、异步清除、同步清除、同步加载及时钟使能等信号）在两种工作模式下都是有效的。Quartus II软件通过参数化模块库（Library of Parameterized Modules，LPM）自动选择LE的工作模式，用户也可根据自己的应用来选择LE的工作模式，以提高设计的性能。

LE的普通工作模式如图2.8所示，其适用于通用逻辑以及组合逻辑的场合。在这种模式下，LE相当于一个4输入查找表，Quartus II编译器自动从data3或进位输入（Cin）中选择一个作为4输入查找表的输入。

图2.8 LE的普通工作模式

图2.9 LE的算术工作模式

LE的算术工作模式如图2.9所示，其适用于实现加法器、累加器、计数器和比较器。算术工作模式下的LE实际上是一个2输入查找表。算术模式下工作时，查找表输出可以是带寄存器的输出，也可以是不带寄存器的输出。 3、逻辑阵列块（LAB）

每一个LAB包括16个LE、LAB控制信号（清除、时钟、时钟使能、复位等）、LE进位链、寄存器进位链及LAB本地互连。LAB本地互连用以连接LAB内各个LE。寄存器链把LAB内一个LE寄存器的输出与相邻LE寄存器的输入连在一起。图2.10是Cyclone II系列的一个LAB的内部结构及可能的各种互连。

图2.10 LAB的结构

LAB本地互连可以驱动本LAB的LE，行互连、列互连及本LAB的LE的输出可以驱动本地互连。相邻的LAB、锁相环PLL、M4K RAM块、乘法器可以通过直接互连来驱动本地互连。直接互连减少了对列互连和行互连的占用，提高了使用的灵活性。每个LE可通过本地互连和直接互连驱动48个LE。图2.11是LAB互连的示意图。

图2.11 LAB互连示意图

LAB的控制信号主要有：2个时钟、2个时钟使能、2个异步清除、1个同步清除和1个同步加载。图2.12是LAB控制信号的示意图，其最多有7个控制信号同时可用。同步加载与寄存器打包不能同时使用。每个LAB最多可以有4个非全局控制信号，其他的控制信号只有是全局控制信号的才可用。

同步清除和同步加载信号是针对整个LAB范围而言的，即这两个信号对整个LAB范围内的所有寄存器有效。每个LAB可以使用2个时钟信号和2个时钟使能信号，时钟信号和时钟使能信号是同时使用的。例如，当一个LE选用了一个时钟信号labclkl时，意味着它同时选择了labclkenal。如图2.12所示，LAB行时钟和LAB本地互连共同产生LAB的控制信号。

图2.12 LAB控制信号示意图

LAB的清除信号是针对寄存器的，LE可通过异步清除信号直接清除。每个LAB最多支持2个异步清除信号：labclrl和labclr2。LAB不支持异步加载功能。

除上述的同步清除和异步清除控制之外，Cyclone II系列FPGA还支持芯片范围的清除功能。DEV-CLRn可以清除FPGA上所有寄存器的值，而且其优先级高于所有的控制信号。 4、MultiTrack互连

Cyclone II系列FPGA内部M4K RAM、嵌入式乘法器、LE、IOE之间的互连由釆用Direct Drive技术的MultiTrack互连结构完成。

MultiTrack互连线由连续的不同长度的性能经过优化的连线组成，用以进行不同设计模块之间的通信。Direct Drive技术是专有的确定连线技术，它确保任何功能无论在器件的什么位置都具有一致的布线。这项技术免除了由改变设计引起的系统重优化过程，从而大大简化了模块设计的系统集成过程，使得设计者可以自由添加、修改和移动设计的不同部分，而不会对设计的性能造成不利影响。

Cyclone II系列FPGA的MultiTrack互连由跨越固定距离的行互连（直接连接、R4和R24）与列互连（寄存器链、C4和C6）组成。对在不同器件中实现的布线，MultiTrack可以保证布线长度具有可预测性与重复性，从而可方便地实现在不同密度器件上的移植设计。

Cyclone II系列FPGA内部各功能模块之间的互连途径见表2.3。

表2.3 Cyclone II系列FPGA内部各功能模块之间的互连途径 源\\寄本直R4R24C4C16LE M4K 乘PLL 列行目 存地接互互互互RAM 法IOE IOE \\器互连连 连 连 连 器 标 链 连 接 寄存 √ 器链 本地 √ √ √ √ √ √ 互连 直接 √ 连接 R4 √ √ √ √ 互连 R24 √ √ √ √ 互连 C4 √ √ √ √ √ 互连 C16 √ √ √ √ 互连 LE √ √ √ √ √ M4K √ √ √ √ RAM 乘法 √ √ √ √ 器 PLL √ √ √ 列 √ √ IOE 行 √ √ √ √ IOE 5、全局时钟网络及锁相环 Cyclone II系列FPGA通过全局时钟网络和锁相环实现时钟管理。Cyclone II系列FPGA最多可以有4个锁相环和16个全局时钟网络。每个全局时钟网络由独立的时钟控制块来实现其时钟源的动态选择。PLL时钟输出、CLK引脚输入、DPCLK引脚输入及内部逻辑都可以驱动全局时钟网络。不同Cyclone II器件的时钟资源如表2.4所示。

表2.4 Cyclone II器件的时钟资源 器件 PLLCLKDPCLK引全器件 PLLCLKDPCLK 全数量 引脚脚数量 局数量 引脚局数量 时数量 时钟钟网网络络数数量 量 EP2C5 2 8 8 8 EP2C35 4 16 20 16 EP2C8 2 8 8 8 EP2C50 4 16 20 16 EP2C20 4 16 20 16 EP2C70 4 16 20 16 Cyclone II系列中，EP2C20及以上FPGA的PLL、CLK引脚、DPCLK引脚及时钟控制块的分布如图2.13所示。FPGA每边有4个时钟控制块，在FPGA的4个角的每一个角上各有两个DPCLK引脚，称作CDPCLK，这两个DPCLK引脚同时只能有一个作为时钟输入，另一个作为GPIO使用。

图2.13 EP2C20及以上FPGA的PLL、CLK引脚、

DPCLK引脚及时钟控制块的分布

EP2C20以上的Cyclone II系列FPGA有16个时钟输入专用引脚，每边4个。如果不作时钟输入使用，则可以通过MultiTrack互连作为通用输入引脚，但只能使用基于LE的寄存器，而不支持基于LOE的寄存器。

EP2C20以上的Cyclone II系列FPGA共有20个双用途时钟输入引脚（左右各4个、上下各2个以及芯片4个角的每个角上各2个）。CDPCLK引脚输入的时钟信号先经过复用之后才进入时钟控制块，与其他的DPCLK相比，会产生额外的延迟。在DPCLK的引脚输入和驱动输出之间有一个可编程延迟链，用于设定其传播延时，可以用Quartus II软件中的“Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations”设置延时。DPCLK可以连接到全局时钟网络上用作时钟、异步清除、预置、时钟使能信号，也可以用作类似于PCI接口中的TRDY（Target Ready）、IRDY（Initiator Ready）和外部存储器接口中的DQS等协议控制信号。

全局时钟网络可以为FPGA上的各种资源（如LE、IOE、嵌入式乘法器、M4K RAM）提供时钟源，也可以作为控制信号（如时钟、异步清除、预置、时钟使能信号等），还可以用作类似于PCI接口中的TRDY、IRDY和外部存储器接口中的DQS等协议控制信号。

每一个全局时钟网络都有一个时钟控制块，用以动态选择该时钟网络的时钟源以及使能或禁用该时钟网络。以下信号可以作为时钟控制块的输入：与时钟控

制块在同一侧的4个时钟输入引脚，PLL的3个PLL时钟输出，与时钟控制块在同一侧的4个DPCLK引脚（包括CDPCLK引脚）以及4个片内逻辑生成的信号。但同时最多只能有2个时钟输入引脚、2个PLL时钟、1个DPCLK引脚和1个内部信号输入。这6个输入中，2个PLL时钟和2个时钟输入引脚可以动态地选择，以驱动全局时钟网络，而DPCLK引脚输入和内部信号输入只能静态地选择。时钟控制块的原理如图2.14所示。

图2.14中的CLKSWITCH信号可以在配置文件中设置，或者在使用手动PLL转换特性时动态切换。CLKSELECT[1..0]由内部逻辑产生，当器件工作在用户模式时，可以用来动态选择时钟网络的时钟源。静态时钟的选择在配置文件中实现，不能在用户模式下控制。在用户模式下，可以通过CLKENA动态地使能或禁止全局时钟网络。

图2.14时钟控制块的原理

Cyclone II系列FPGA器件使用复用器将16个全局时钟网络组合成一个6位总线，作为列IOE时钟、LAB行时钟和行IOE时钟，如图2.15所示。在LAB层面上，再用复用器将6个LAB行时钟分配给该LAB中的LE寄存器。LAB行时钟可以为LAB、M4K RAM、嵌入式乘法器和行I/O提供时钟。

图2.15 EP2C20以上器件的时钟分配

Cyclone II系列FPGA的PLL为器件提供通用时钟，它具有以下特性： （1）输入时钟的倍频和分频。（2）时钟移相。（3）可编程的占空比。（4）三个内部时钟输出。（5）—个专用的外部时钟输入。（6）支持差分时钟输出。（7）支持手动时钟切换。（8）支持三种差分时钟反馈模式。（9）锁定指示输出。（10）具有专门的控制信号。

图2.16 PLL的结构

EP2C20以上的Cyclone II系列FPGA器件都有4个PLL。PLL的结构如图2.16所示。PLL主要完成压控振荡器VCO的输出频率（率及相位的同步。输入频率

fVCO）与输入参考信号频

fIN经m分频后进入鉴频鉴相器PFD，经PLL锁定

后，PFD的两个输入具有相同的频率，即

fINfVCO? mn?k一般

k取1，也可以设置为2，当k取1时，有fVCOfIN??n。

mPLL输出到全局时钟网络或外部时钟电路的时钟频率为

fVCOfIN??n。

m?c，即移相的分辨率是压控振荡器VCO的周期除以8，如果VCO的频率为

m和c的取值范围为1?32，n的取值范围为1?4。

Cyclone II系列FPGA的PLL具有可编程的时钟移相能力，移相的步长最小为

45o1/8?125ps。 1000MHz，则分辨率为

1000MHzPLL的输出不仅可以驱动全局时钟，其c2输出还可以驱动专用的PLL输出引脚

PLL?#?_OUT。

PLL的输出频率由下式给出：

f?fINm。

n?c其中，c分别为c0、c1和c2三个计数器的设定值。 6、嵌入式存储器

Cyclone II系列FPGA的存储器由多列M4K RAM块组成。M4K RAM可以灵活地配置成各种工作模式，如真双口RAM、简单双口RAM、单口RAM、ROM或者FIFO，可以带校验位，也可以不带校验位。EP2C35有105个M4K RAM块，共483840位。M4K RAM的特性如表2.5所示。

表2.5 M4K RAM的特性 最大性能 250MHz 包含校验位在内的4608 总RAM位 支持的配置 4K?l；2K?2；1K?4；512?8；512?9；256?16；256?18；128?32（真双口模式下无效）；128?36（真双口模式下无效） 校验位 每个字节一个校验位，以保证数据的完整性 字节使能 当写端口数据宽度为1、2、4、8、9、16、18、32或36位时，M4K RAM块支持字节写入。字节使能将输入数据屏蔽为特定的字节宽度，未被写入的字节则保持原有内容不变 打包模式 如果两个单口存储器块的尺寸都小于或等于M4K RAM块尺寸的一半且都配置成为单时钟模式，则这两个单口存储器块可以打包成一个M4K RAM块 地址时钟使能 M4K RAM块支持时钟使能，在时钟使能信号有效之前，可以一直保持之前的地址值，这种特性可以用来处理缓冲应用中的数据丢失 存储器初始化文件当M4K RAM块被配置成RAM或ROM时，可以使用存储器初（.mif） 始化文件初始化存储器的内容 加电条件 加电时M4K RAM块输出自动清除 寄存器清除 只有输出寄存器可以清除 写入时同端口读 新数据在时钟上升沿有效 写入时混合端口读 旧数据在时钟上升沿有效 可以把M4K RAM块配置成各种模式的存储器，如表2.6所示。M4K RAM块支持4种时钟模式，表2.7列出了不同的时钟模式。表2.8列出了不同存储器模式下能够使用的时钟模式。

表2.6 M4K RAM块的存储器模式 存储器模式 说明 单口存储器 当不需要同时读/写时，M4K RAM块可以配置成单口存储器模式 简单双口存储简单双口存储器模式支持对存储器的同时读/写 器 真双口存储器 真双口存储器模式支持任何形式的双口存储器操作：同时进行两个读、两个写或工作在不同时钟频率的一个读一个写操作 混合宽度的简单双口存储器 混合宽度的真双口存储器 嵌入式移位寄存器 ROM FIFO缓冲器 时钟模式 独立时钟模式 输入/输出时钟模式 读/写时可以有两个时钟，写时钟控制数据输入、wraddress和wren读时钟钟模式 控制数据输出、rdaddress和rden 单时钟模用一个时钟和一个时钟使能来控制所有的寄存器，这种模式不支持式 异步清除 表2.8 M4K RAM块在不同存储器模式下可以使用的时钟模式 时钟模式 真双口模式 简单双口模式 单口模式 独立时钟模式 √ 输入/输出时钟模√ √ √ 式 读/写时钟模式 √ 单时钟模式 √ √ √ 来自相邻LAB块的直接互连、R4互连和C4互连都可以驱动M4K RAM的本地互连，最多可达16根线的M4K RAM块的数据输出可以直接驱动R4互连、C4互连以及左右相邻的LAB直接互连。LAB行时钟提供M4K RAM块的时钟，M4K RAM块的本地互连将来自M4K相邻的LAB块的直接互连、R4互连和C4互连的信号转换为地址信号与数据输入信号。图2.17所示为M4K RAM块的布线。

混合宽度的真双口存储器模式是允许读/写端口宽度不同的简单双口存储器 混合宽度的简单双口存储器模式是允许读/写端口宽度不同的真双口存储器 用M4K RAM块实现移位寄存器，每个时钟的下降沿写入，上升沿读出 M4K RAM块支持ROM模式，ROM中的内容由.mif文件初始化 用M4K RAM块可以实现单时钟或双时钟的FIFO，但不允许对空FIFO进行同时读/写 表2.7 M4K RAM块的时钟模式 说明 这种模式下，M4K RAM块的A口和B口分别采用不同的时钟，时钟A控制A口所有的寄存器，时钟B控制B口的所有寄存器 两个时钟，一个控制所有的控制输入寄存器，包括输入数据、wren以及地址；而另外一个控制M4K RAM块的所有控制输出寄存器

图2.17 M4K RAM块的布线

7、嵌入式乘法器

嵌入式乘法器为Cyclone II系列FPGA提供了数字信号处理（Digital Signal Processing，DSP）的能力，可以用来实现快速傅里叶变换（FFT）、离散余弦变换（DCT）及有限脉冲响应（FIR）等数字信号处理，使Cyclone II系列FPGA可以高效地用于音频/视频信号处理。Cyclone II系列FPGA的嵌入式乘法器可以配置成9x9或18x18的乘法器进行工作，在这两种工作模式下，如果同时使用输入/输出寄存器，则最高性能可达到250MHz。各种器件的乘法器资源见表2.9。

表2.9 Cyclone II系列乘法器资源 器件 嵌入式乘嵌入式乘可以使用的9x9的嵌可以使用的18x18的嵌法器列 法器数量 入式乘法器数量 入式乘法器数量 EP2C5 1 13 26 13 EP2C8 1 18 36 18 EP2C20 1 26 52 26 EP2C35 1 35 70 35 EP2C50 2 86 172 86 EP2C70 3 150 300 150 嵌入式乘法器由两个输入寄存器、一个乘法单元、一个输出寄存器以及相关的控制信号组成，其内部结构如图2.18所示。如表2.9所示，嵌入式乘法器按列排列，根据器件的不同，可以是1?3列。嵌入式乘法器的高度与LAB行的高度一样。嵌入式乘法器在Cyclone II系列FPGA中的位置如图2.19所示。

图2.18嵌入式乘法器的结构

图2.19嵌入式乘法器在Cyclone II中的位置

乘法器的接口布线如图2.20所示。来自相邻LAB块的直接互连、R4互连和C4互连都可以驱动乘法器的行接口互连，乘法器可以通过行接口互连与左右相邻的LAB通信。左右LAB块最多可以各有16根信号线与乘法器的行接口互连连接。乘法器的行接口互连提供乘法器的输入，乘法器可以直接输出到R4互连、C4互连或左右LAB的本地互连。

图2.20乘法器的接口布线

乘法器有两种工作模式：9x9模式和18x18模式。图2.21是乘法器的18位工作模式，此时乘法器配置成一个18x18的乘法器。这种模式下的两个输入操作数最多可以是18位，它们可以是符号数，也可以是无符号数，输入/输出都可以寄存。

9x9模式下，一个嵌入式乘法器块可以配置成两个9x9的乘法器，这种模式下每个乘法器的两个输入操作数最多可以是9位，可以是符号数，也可以是无符号数，输入/输出都可以寄存。每个乘法器只有一个signa和一个signb，当一个乘法器用作两个9x9的乘法器时，输入数据A的两个输入符号必须相同，输入数据B的两个输入也必须具有相同的符号表示。图2.22是嵌入式乘法器的9位工作模式。

图2.21乘法器的18位工作模式

图2.22 乘法器的9位工作模式

Quartus II软件通过宏功能模块（Mega function）的MegaWizard Plug-In Manager对乘法器的工作模式和参数进行配置。Altera提供了使用乘法器的两种方法：例化和推断。这两种方法都是通过对1pm_mult（相乘）、altmult_add（乘加）、altmult_accum（相乘累加）等三个宏功能模块的调用来实现的。 8、IOE的结构及特性

Cyclone II系列FPGA支持多种单端I/O标准，这些标准包括LVTTL、LVCMOS、SSTL-2、SSTL-18、HSTL-18、HSTL-15、PCI和PCI-X。

当FPGA与其他高级存储器件如双倍数据速率存储器（DDR和DDR2）、SDRAM和QDRIISRAM等器件一起工作时，单端I/O标准是关键因素。表2.10列出了Cyclone II器件支持的单端I/O标准及其目标性能。

表2.10 Cyclone II器件支持的单端I/O标准及其目标性能 I/O标准 目标性能/MHz 典型应用 3.3V/2.5V/1.8V LVTTL 167 通用 3.3V/2.5V/1.8V/1.5V LVCMOS 167 通用 3.3V PCI 66 个人电脑（PC），嵌入式应用 3.3V PCI-X 100 PC，嵌入式应用 2.5V/1.8V SSTL Class I 167 存储器 2.5V/1.8V SSTL Class II 133/125 存储器 1.8V/1.5V HSTL Class I 167 存储器 1.8V/1.5V HSTL Class II 100 存储器 与单端I/O标准相比，Cyclone II器件的差分信号能提供更好的噪声容限，产生的电磁干扰（EMI）更低，功耗也更低。表2.11列出了Cyclone II器件支持的差分I/O标准及其目标性能。

表2.11 Cyclone II器件支持的差分I/O标准及其目标性能 I/O标准 目标性能 典型应用 LVDS 接收端805Mb/s，发送端622Mb/s 芯片到芯片接口应用，背板驱动 Mini-LVDS 170Mb/s 通用 RSDS 170Mb/s 通用 LVPECL 150MHz 只用于时钟输入 差分HSTL 167MHz 存储器 差分SSTL 167MHz 存储器 图2.23所示为Cyclone II系列FPGA器件的LVDS接口，图2.24所示为Cyclone II系列FGPA的RSDS和mini-LVDS接口。

图2.23 Cyclone II系列FPGA器件的LVDS接口

图2.24 Cyclone II系列FGPA的RSDS和mini-LVDS接口。

在FPGA市场上，Cyclone II器件扩展了FPGA在低成本、大批量领域中的应用。FPGA如今不再仅限于外围应用，也可以在系统中执行很多关键性的处理任务。随着FPGA越来越多地应用于系统的数据路径，当系统存储需求超过片内丰富的存储器资源时，FPGA必须具有与外部存储器件连接的接口。

Altera通过和业界领先的存储器供应商合作，确保了用户能够将最新的存储器器件连接至Cyclone II系列FPGA。Cyclone II器件被设计成为能够通过一个专用的接口与各种标准的存储器进行通信，保证快速可靠的数据传输，传输速率最高达到668Mb/s。

表2.12总结了Cyclone II器件支持的外部存储器接口。

表2.12 Cyclone II器件支持的外部存储器接口 存储技术 I/O标准 最大总 最大时钟 最大数据 线宽速度/MHz 速率/（Mb/s） /bit SDR SDRAM 3.3V LVTTL 72 167 167 DDR SDRAM DDR2 SDRAM QDR II SRAM 2.5V SSTL Class I，II 72 1.8V SSTL Class I，II 72 1.8V HSTL，Class I，36 III 167 167 167 334 334 668

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