英文文献翻译 - 版图中常见的几个失效机制（翻译部分）

通信工程学院 毕业生文献翻译

版图中常见的几个失效机制

学生姓名： 专 业： 班 级： 导师姓名(职称)：

XXX 微电子 微电092 XXX（讲师）

文献提交日期： 2013年03月01日

版图中常见的几个失效机制

（Ｆａｉｌｕｒｅ Ｍｅｃｈａｎｉｓｍｓ）

集成电路是极为复杂的器件，几乎不能达到完美。大多数器件都存在着微小的不足或缺点，并将最终导致失效。这类期间会在多年正常工作后突然无法继续使用。工程师们通常依靠品质保证程序发现隐藏的设计缺陷。在严酷的环境下工作可加速许多失效机制，但是并非每个设计缺陷都可通过测试发现，因此设计者必须尽可能找出并消除这些缺陷。

集成电路版图会造成多种类型失效。如果设计者了解潜在的薄弱环节，那么可以在集成电路中加入保护措施以防止失效。

静电泄放（Electrostatic Discharge）

几乎任何形式的摩擦都会产生静电。例如，如果在干燥空气中拖着脚在地毯上走，然后去摸金属门，那么在手与门之间会擦出火花。人体变成电容器，拖着脚在地毯上走可对人这个电容器充电到10000V或者更高。当手接近门时，瞬时的放电就会产生可见的火花和电击的感觉。低于50V的放电将毁坏典型集成MOS晶体管的栅介质。这样低的电压既不会产生可见的火花，也不会感觉到电击。几乎所有人或机械行为都可能产生这种低程度的静电泄放。

适当的控制措施可使静电泄放的风险减至最低。对ESD敏感器件（包括集成电路）应总是存储于静电屏蔽包装中。接地的腕带和烙铁可减少潜在的静电泄放机会。加湿器、离化器和抗静电地毯可减少工作环境和器械上的静电荷积累。这些措施可减少但不会消除ESD损坏，所以制造商无一例外地在集成电路中采用特殊的ESD保护结构。设计这些结构是为了吸收和耗散中等程度的ESD能量而不造成损害。

通过特殊的测试可测试出集成电路对ESD的敏感度。最常见的3种测试结构称为人体模型、机器模型和充电模型。人体模型采用如下图所示电路。当按下开关，被充电到一定电压的150pF电容通过1.5KΩ的串联电阻向被测器件放电。理想情况下，应单独测试每对管脚对ESD的敏感性，但大多数测试规则只指定了有限的管脚组合以节省测试时间。对每对管脚加上一连串的正脉冲和负脉冲，例如，3正3负。完成对ESD加压后，检测这部分是否应能达到电性要求。一般认为现代集成电路可承受2KV HBM测试。某些特殊部分管脚要求能承受25KV HBM测

试。

1.5k?2kV150pFDUT

图1 人体模型

下图显示了采用机器模型的电路。充电到一定电压的200pF电容通过0.5μH的串联电感向被测器件放电。和ＨＢＭ测试相同，每个管脚组合加上预先确定的一连串正脉冲和负脉冲。机器模型只采用一个小店干限制峰值电流，构成了比人体模型更为严格的测试。没有器件能够在５００Ｖ以上的机器模型测试下继续使用。

0.5?H200V200pFDUT

机器模型

第三种ＥＳＤ测试称为充电器件模型，该模型正在逐渐取代机器模型。充电器件模型将集成电路封装上端朝下方在接地的金属板上，然后通过高值电阻对器件充电到一定电压。用特殊探针使一个管脚对地阻地放电。研究者相信该过程比人体模型或机器模型更精确地模拟了工厂操作环境。ＣＤＭ测试方法产生了极大电流的短脉冲。典型测试规则采用１~１.５ＫＶ的ＣＤＭ测试。

影响

静电泄放引起几种不同形式的点损坏，包括介质击穿、介质退化和雪崩诱发结漏电。在极端情况中，ＥＳＤ放电甚至可以蒸发金属层或粉碎体硅。

小于５０Ｖ的电压可击穿典型ＭＯＳ晶体管的栅介质。击穿过程只有几纳秒，不需要持续的电流，并且是不可逆的。击穿一般使晶体管的栅和被栅短路。采用薄绝缘介质的电容也容易出现这种机制。对只连接到栅或电容的管脚发生的ＥＳＤ放电通常可使器件损坏。如果该管脚还连着扩散区，那么在栅氧化层击穿前还可能发生雪崩击穿。

发生ＥＳＤ发电后，可能只对介质完整性有影响并非击穿。受损的介质会在任意时刻失效，也许是成千次的正常工作后。这些产品常常在到达顾客手中发生失效。测试不能筛选出这类延迟ＥＳＤ失效；或者说，必须保护易损介质，防止

经受过大电压。

尽管结比介质坚固的多，但也同样会受到ＥＳＤ破坏。雪崩击穿结会向少量硅中倾入大量能量。极大的电流密度可使金属连线移动并穿过接触，从而使下面的结短路。过量的热还可以通过硅熔化或破裂使结发生物理变化损坏。这些结损坏的形式多表现为短路。没有完全损坏的雪崩结通常表现为漏电流增大。与过应力介质不同，损坏结通常可继续工作而不会进一步退化。通常规定集成电路有远大于测试时观察到的漏电流，从而为ＥＳＤ诱发漏电留有裕量。然而，持续发生ＥＳＤ常使结退化并超出这些宽松的限制。

防护措施

所有的易损管脚必须有与焊盘连接的ＥＳＤ保护结构。一些管脚可以抗ＥＳＤ，因此不需要另加保护。例如与衬底和大扩散区连接的管脚。这种大的结有能力在ＥＳＤ损坏其他电路之前分散并吸收了能量。不加ＥＳＤ保护电路而能承受ＥＳＤ事件的管脚和器件成为具有自保功能。

连接到相对小扩散区的管脚容易出现ＥＳＤ诱发结损坏。这类结只是因为不够大，以至于不能进行自保护。某些结特别易受ＥＳＤ损坏。NPN晶体管发射结雪崩击穿会永久降低其?值。电路设计者又是通过重新安排电路去掉这种易损坏。因为ESD敏感性难以预测，因此谨慎的设计者会给所有管脚增加保护器件，即使某些管脚几乎不会受到这种损害。

只与MOS晶体管的栅或淀积电容电极连接的管脚极易受到ESD损害。人们已经开发出特殊的输入保护结构，用来保护介质防止发生HBM和MM事件。CDM事件极高的电流特性需要额外的保护结构，称为CDM钳位，放置在易损器件附近。

某些标准双级工艺采用的薄发射区氧化层也易发生ESD诱发击穿。保证与外部焊盘相连的金属线不穿过任何不与之相连的发射区可消除这种易受损性。或者，采用与用于保护栅类似的ESD结构可以保护这种易受损电路。大多数现代标准双极性公艺采用厚的发射区氧化层，从而不再需要这些预防措施。

用于模拟集成电路的成功ESD结构通常要求具有相当的创造性。为满足宽电压范围和模拟电路中多种易损器件的要求，需要许多保护电路。此外，还必须对保护器件进行研究以确保起步影响所保护的电路的正常工作。

天线效应（The Antenna Effect

我们知道干法刻蚀会在晶片表面淀积电荷。暴露的导体可以收集能够损坏薄栅介质的电荷。这种失效机制称为等离子致损伤，或更生动称为天线效应。天线效应产生场致漏电流，可引起强场介质立刻或延迟失效。

影响

关于引起天线效应的电荷的准确来源是有争议的。等离子本身包含了相同数量的正负粒子。然而不统计只会引起等离子体内局部电荷密度的波动。提出的某些机制包括由于反应器设计导致的不均匀性、AC等离子激发和一种称为电子遮蔽的效应，及相邻几何图形对各向同性电子流的阻止程度大于各向异性粒子流。不管准确的机制如何，经验表明对导体层的干法刻蚀和随后的去光刻胶都会引起等离子致损伤。

必须评估每个导体层刻蚀和去胶过程中天线效应的影响。考虑多晶硅的情况，在多晶刻蚀的初始阶段，整个晶圆表面被连续的多晶层覆盖。电荷通过光刻胶中的所有开孔到达多晶硅层。显然，引发天线效应的波动沿着晶圆宽度大部分相互抵消，因此对晶圆没损坏。在刻蚀工艺到一半时，单个多晶机构彼此分离。每个多晶结构都暴露在等离子体的外围吸附了电子。该电荷通过栅氧化层注入，因此给定多晶硅结构对天线效应的敏感性与其总周长和下层有源栅面积之比相关。这种周长天线比越大，等离子致损伤的风险越大。大多数工艺规定了多晶硅的最大允许周长天线比，典型值为100μm。

在最后的去除光刻胶阶段，多晶硅结构的整个表面都暴露于等离子体。每个图形在其整个表面吸附电荷并通过薄栅氧将电荷注入，因此给定多晶硅结构对天线效应的敏感性与总面积和下层有源栅面积之比有关。这种面天线比越大，等离子致损伤的风险就越大。大多数工艺规定了多晶硅的最大允许面天线比，典型值为500。

由于每个导体层在刻蚀和去胶过程中易受天线效应的影响，所以每层都有自己的周长天线比和面天线比。考虑第二层金属的情况，在快要完成刻蚀工艺的时候，单个的第二层金属图形相互分离。然而，这些结构可能通过下层的导体层被连接起来。因此，在图形挨着图形时不能估计天线效应，而必须定义电学连接的图形的集合。在第二层金属可是过程中，每个节点收集的电荷与暴露于等离子体的第二层金属周长成正比，并且通过构成部分节点的多晶硅图形下的有源栅将该电荷注入。因此，第二层金属节点的周长天线比等于第二层金属节点的总周长除

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