华理数字逻辑实验一编译码及代码转换

实验 一 实验名称 编译码及代码 日期

一、 实验目的

设计实现一个译码器；设计一个余三码编码器；设计实现一个将余三码转 换成8421码的代码转换电路。

二、 实验内容

1、验证编码器74LS147的功能。

2、用7483，设计实现一个将余三码转换成8421码的代码转换电路。 3、用7483和74LS147，设计实现一个余三码编码器。 三、 电路图

1.74LS147功能的验证实验图

2.用7483将余三码变为8421码实验图

3,用7483和74LS147实现余三码编码器实验图

四、 实验操作及运行结果 1.实验仪器和设备

数字逻辑实验箱EEEC-010B 1台、万用表1只、元器件（74147 1块，7483 1块，74LS00 2块）、导线若干；

2.74LS147编码器逻辑功能测试：

从引脚图看出，9个输入端，4个输出端，应该为二-十进制编码器，同时输出端反相，应该为反码输出，输入端反相，应该为低电平有效

下面开始测试，把74LS147接入电路板，如电路图1所示连线，在9个输入端依次输入信号，记录输出信号，灯亮为1，不亮为0-------得到真值表如下所示

由表中数据可以知道，这为为二-十进制优先编码器，反码输出，低电平有效；当九个输入端都为高电平时，为0，故不需要第十个输入端。 2.用7483设计实现一个将余三码转换成8421码的代码转换电路

余三码是8421码的每个码组加3（0011）形成的。余三码也具有对9互补的特点，即它也是一种9的自补码，常用于BCD码的运行电路中； 由数学分析知：余三码+10000-0011=10000+8421码 余三码+1101=10000+8421码

因此可以将余三码和1101的信号输入到加法器7483中，输出结果省去进位即可以输出8421码，实现余三码到8421码的转换

按电路图二连接，输入不同的信号，记录输出信号，验证电路图，得到真值表如下所示：

结果证明电路图是正确的，这是余三码转换成8421码的代码转换电路； 3.用7483和74147实现余三码编码器

用74147编码对输入实现二十进制优先编码，便得到8421码的反码，因此用 74LS147的输入端为电路的输入端，输出端都接非门（用与非门实现即A?A?A)后接到7483的相对应的4个端口，另外四个端口接代表0011的低低高高电平，则7483的输出信号即为余三码。

按上面第三实验图连接电路，输入信号，得到真值表如下

试验证明电路图是正确的

五、 实验中出现的问题和解决方法

1.在试验过程中经常遇到压紧一点借口，输出信号结果就会变动的情况 这很明显是导线松动的问题，在导线较少时如第一个验证实验中，稍微检查便可以排除，必要时更换导线；但在如第三个实验中，由于用到的导线多，排查起来比较复杂，因此可以用不同颜色的导线代表输入输出，接地等，并且在不同的输出端验证输出信号，加以排查；

2.再者输出信号有时会和假设的不一样，说明了或者是电路问题又或者是芯片的问题；在对电路肯定的情况下，稍微验证芯片的功能，看是否出错，比如在第三个实验中，出现这样的情况，接到与非门的某端口对应的输出端口的灯一直亮着，在排除导线问题后可以单独对其验证，同时往相应的端口输入高或者低电平，那么在相应的输出端应该为相应的低或者高电平，否则，此7400芯片已经损坏。 3.在实验过程中保证接地线和电源线接上对结果有直接的影响，在连好电路图时检查后再输入信号，进行实验。

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