沟槽栅低压功率MOSFET 的发展(上)

Mosfet 技术

沟槽栅低压功率MOSFET的发展（上）

――减小漏源通态电阻Rds（on）

吴晓鹏，张娜

北京工业大学功率器件及功率集成电路研究室

摘要

近些年来，采用各种不同的沟槽栅结构使低压MOSFET功率开关的性能迅速提高。本文对该方面的新发展进行了论述。本文上篇着重于降低通态电阻Rds（on）方面的技术发展，下篇着重于降低优值FOM方面的技术发展。

关键词： MOSFET，通态电阻，FOM

The Development of Low-voltage Trench Gate Power MOSFETs （Part I）

--Reducing drain-source on-resistance Rds（on）

XiaoPeng WU, Na ZHANG

Lab of Power Semiconductor Devices and ICs, BeiJing University of Technology

Abstract

Recently, the performance of low-voltage power switching MOSFET using trench technology has improved rapidly. This article discusses the new developments of these devices. The part-I focuses on the technology developments reducing on-resistance. The part-II will treat with decreasing Figure of Merit.

Key words: MOSFET, on-resistance, FOM

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回顾功率半导体器件的发展，大致可分为三个阶段。第一阶段是六十到七十年代，各种类型的晶闸管、功率二极管和大功率达林顿晶体管有很大的发展，所以可称为是双极型时代。在这一阶段器件主要是应用在高压低频条件下，额定功率比较大，服务对象以工业应用为主，包括电力系统，机车牵引等。第二阶段是八十到九十年代，功率器件运用的范围逐渐广泛，如图1，随着功率电子电路对工作开关频率的要求越来越高，器件需要在较高的频率下工作，

传统功率晶体管由于开关速度较低，已

经不能满足发展的要求。功率

MOSFET（power metal oxide

semiconductor field-effect transistor）的

出现给功率器件的发展注入了新的活

力。功率MOSFET以其开关速度快、

频率性能好、输入阻抗高、驱动功率小、

温度特性好、无二次击穿问题等优点，

在高频应用的范围内代替了功率双极

晶体管（power BJT），将电力电子带入

了一个新的阶段。二十一世纪前后，功

率半导体器件的发展又进入了第三阶段，即电力电子技术逐步和集成电路融合的阶段。功率MOSFET器件的生产工艺、封装技术都与微电子技术和集成电路的发展保持一致：制造工艺使用集成电路的硅平面工艺；加工精度由几微米迅速向亚微米甚至深亚微米；并开始采用集成电路先进的封装技术等。这使器件性能得到了很大程度上的提高。

纵观功率MOSFET的发展过程，它一直在向两个方向发展：

1）高压和超高压方向。希望器件能有较高的耐压，但仍有较低的通态电阻或通态压降。由于这种类型的器件通常有较厚的低掺杂外延层以承受高耐压，所以外延层漂移电阻在通态电阻中占有决定性的地位（见表1）。这类器件最为典型的就是超级结MOSFET，也称为CoolMOS。这方面另有专文叙述。

2）低压和超低压方向。对器件承受耐压能力要求相对不高，但是要求器件有极低的通态电阻和较高的开关速度，这是目前MOSFET发展更为主导的方向。这类器件由于耐压要求不是很高，所以外延层可以做的较薄或者掺杂浓度可以较高，因此漂移区电阻所占比例减小，而沟道电阻对通态电阻产生的影响明显增大（见表1）。为实现器件极低的通态电阻，要求每个MOSFET由更多更小的原胞组成，这就要求其工艺精度必须向亚微米甚至深亚微

米方向发展。此类器件最典型的应用

Rds（on） 就是在4C产业中，即Communication，

Computer，Consumer，Car（通信，电VDS≈30V VDS≈600V

脑，消费电器，汽车）。 RS ≈ 7% RS ≈ 0.5% 近些年来，随着4C产业的蓬勃发RN+ ≈ 6% RN+ ≈ 0.5% 展，激烈的市场竞争要求产品向高性

RCH ≈ 28% RCH ≈ 1.5% 能和超小型化发展，这对用于其中的

微处理器提出了严格的要求。新一代RJ ≈ 23% RJ ≈ 0.5%

微处理器的工作频率已经由MHz级转RD ≈ 29% RD ≈ 96.5% 向GHz级，工作电压降到1.3V左右，Rsub ≈ 7% Rsub ≈ 0.5% 工作电流高达20A。对于为其供电的

RS=packing 降压型电源电路来说，需要其具有更

高的效率，而且电路上每部分的功耗表1. 高、低压运用下通态电阻各因素所占比例[2]都尽可能的小。以为最新型微处理器图1. 功率半导体器件的应用[1]

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供电的单相同步降压型变换器为例（见图2），其典型输入电压为7.5V到21V，输出电压约为1.3V，电路中控制和整流用的功率器件普

遍采用30V的MOSFET。电路中Q1为高侧

MOSFET，也称为控制管（ControlFET），其

通/断时间比决定降压量。由于高侧

MOSFET只是在很少的时间内导通，所以其

开关损耗远大于传导损耗。这样，降低器件

开关损耗比降低通态电阻更为重要。在开关

过程中，MOSFET需要承受一定的电压和传图2.为微处理器供电的单相同步降压型Buck

电路 输电流，这个电压和电流的乘积决定了

MOSFET的峰值功率损耗，因此开关时间越短功率损耗越小，所以要求Q1必须有较高的开关速度。在选择高侧MOSFET时，应选择具有较低栅极电荷和栅－漏电容的器件，这两个指标比低通态电阻更为重要。电路中Q2为低侧MOSFET，也称为同步整流管（SyncFET），它在Q1关断期间为电感续流。由于转换器要求低侧MOSFET在大部分时间导通，所以其传导损耗远高于开关损耗。因此要求低侧MOSFET必须拥有极低的通态电阻，以减小导通状态下的静态功耗。

对于高侧和低侧功率MOSFET来说，有两个参数极为重要。一个是漏源通态比电阻（specific on-resistance）Rds（on），另一个是单位面积栅极电荷Qg。减小Rds（on）有利于减小器件的通态功耗，降低Qg有利于减小器件的动态功耗。但是，现在很难对两个参数同时进行大幅度的优化，这是因为以现有的工艺，优化其中的任何一个参数必将对另一个参数带来一定不利的影响。为了准确比较和评价功率器件的性能，现在公认使用优值FOM（Figure of Merit，FOM=Rds（on）×Qg）这一参数作为衡量器件性能的指标。由于漏源通态比电阻与单位面积电荷的乘积消除了芯片面积，所以优值FOM与芯片面积无关，因而适于对不同电流规格MOSFET的性能先进性进行统一比较。目前功率MOSFET的发展方向就是努力改善器件的优值，形成漏源通态比电阻和单位面积栅极电荷的良好折衷。

虽然高侧和低侧功率MOSFET均要求有较低的FOM，但是它们对于器件参数的要求是有所偏重的。高侧功率MOSFET由于需要有较高的开关速度所以着重要求单位面积栅极电荷Qg较低。而低侧功率MOSFET由于需要减小静态功耗所以着重要求器件漏源通态比电阻Rds（on）较低。近些年国际上众多公司和学者都在针对进一步减小Qg和Rds（on）进行研究，有大量相关的专利和论文。本篇主要针对用于低侧的超低压MOSFET对国际上用以改善Rds（on）的新工艺和新方法做一简要的阐述。

器件漏源通态比电阻Rds（on）是器件单位面积开态时漏源之间的总电阻，它是决定器件最大额定电流和功率损耗的重要参数。早期用于低压的MOSFET大都是使用平面工艺，但是由于平面工艺MOSFET其本身条件的限制（主要是体内JFET器件的限制），单个原胞的面积并不能减的很小，这样就使增加原胞密度变得很困难，限制了平面工艺MOSFET向进一步减小Rds（on）的方向发展。在这种情况下，为了进一步增加原胞密度，提高单位面积芯片内的沟道总宽度，现在普遍采用挖槽工艺制作MOSFET，通常称之为沟槽MOSFET。对于传统沟槽MOSFET来说，理想情况下，Rds（on）由五部分组成，如图3所示。

Rds（on）＝RN+ + RCH + RA + RD + RS （1）

＋＋RN+――源区N扩散区电阻。由于N区掺杂浓度很高，所以电阻很小。因此这一部分

电阻相对于组成Rds（on）的其它电阻而言是可以忽略的。

RCH――沟道电阻，即栅极下沟道电阻。对于低压MOSFET，RCH是组成Rds（on）最重要的参数。沟道宽长比、栅氧厚度和栅极电压的变化都能够影响RCH的变化。

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RA――当外加栅压时，N-外延层中的电荷在栅极下表面产生积累，在沟道和JFET区之间形成一条电流通路。这一积累层的电阻就是RA。RA受积累层电荷和表面载流子迁移率的影响。 RD――漂移区电阻，主要是外延层中的电阻。外延层是在衬底的硅片上生长的一层高阻层，用来承受高压。在外界电压的作用下，载流子在这些区域中是作漂移运动，所以相应产生的电阻称作漂移区电阻。对于高压MOSFET，漂移层电阻是决定通态电阻最为重要的因素。 RS――衬底电阻。对于高压MOSFET，RS可以忽略。但是对于低压MOSFET，特别是击穿电压小于50V的器件，RS会对Rds（on）产生较大的影响。

由图3可以看出，传统沟槽MOSFET与平面图3. 传统沟槽MOSFET结构及内

MOSFET相比减少了JFET电阻，而且由于沟槽结构的部电阻示意图

沟道变为纵向，其占有面积要比横向沟道小，所以其原

胞密度可以进一步得到提高。

由（1）式看出，对于超低压MOSFET，减小Rds（on）可以通过减小其各组成因素实现，即减小沟道电阻RCH、积累层电阻RA、漂移区电阻RD和衬底电阻RS。另外，减小源区接触电阻也能够对减小Rds（on）作出一定的贡献。

要减小上述电阻，一种直观的方法是增加导电通路各区的掺杂浓度。但是单纯的增加掺杂浓度会很大程度上降低器件的击穿电压。我们知道，改善器件的通态电阻受到材料和击穿电压的限制，这是由于“硅极限”的存在和要维持一定的击穿电压要求有一个相对厚的、低掺杂的外延层。通态电阻正比于击穿电压的2.4到2.6次方，即通态电阻随着击穿电压的提高呈指数倍的升高，也可以理解为通态电阻的减小也是以击穿电压的减小为代价的。所以，在优化器件通态电阻的同时，还应兼顾满足器件的耐压条件，也就是在通态电阻和器件耐压之间寻找一个最好的折衷（trade-off）。

一、减小沟道电阻RCH

按照我们前面分析的，对于超低压MOSFET，由于漂移区电阻RD相对所占比例较小，所以在漏源通态电阻各组成因素中沟道电阻RCH起主要决定作用。因此很多优化漏源通态电阻的方法是通过改善沟道电阻来实现的。减小器件沟道电阻可以从以下方面考虑：（i）改善

p型体区的深度和掺杂分布；（ii）减

小原胞尺寸；（iii）使用表面积累模

式MOSFET。

(i) 改善p型体区的深度和掺杂

分布

减小p型体区深度可以使沟道

长度缩短，从而达到减小沟道电阻的

目的。但是沟道缩短带来的短沟道效

应可能会对栅源间的耐压产生一定

的影响。另外，对于传统的沟槽

MOSFET，采用单次离子注入形成p

图

4. 多次注入产生的方形沟道掺杂分布[3] 型体区（p-body）时会形成掺杂浓度

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的不均匀分布，这样在靠近表面的低浓度区会形成比较大的沟道电阻。一种改进的方法就是采用多次注入代替单次注入，形成近乎均匀的方形掺杂p型体区[3]，如图4所示。实际证明这种方法对改善漏源通态电阻十分有效。对槽深1.5μm，槽宽300nm，p型体区结深0.7μm的条状原胞结构的器件进行测试，显示出在Vgs=10V时，Rds（on）最低为4m ·mm2，已经达到相当低的数值。

(ii) 减小原胞尺寸

减小原胞尺寸能够使单位面积芯片内沟道的数量增大，因而增加了沟道的宽/长比，使电流通路增大，从而达到减小沟道电阻的目的。一种实现的方法是减小原胞尺寸（cell pitch）。利用目前先进的微电子工艺，更细的光刻线条可以用来制作更窄的沟槽宽度。

另外，由于普通光刻所使用的I线紫

外波长为365nm，曝光可得到的关键尺

寸为0.35μm，为了得到更小的关键尺寸

而不使用成本更高的深紫外（波长为

248nm），[3]中提出利用内置spacer的方

法突破I线光刻的限制，如图4。即先在

开口为0.7μm的氧化物掩膜上生长一层

薄的氮化物，然后淀积一层TEOS层（其

厚度决定着制成的沟道宽度），接下来是

刻蚀spacer。这样，由于spacer的存在，

可以刻出很窄的沟槽。对于宽度为2μm

的单元来说，实验结果可以得到的最窄

槽宽为300nm。伴随槽宽的减小，原胞

密度增加。 图5. 使用spacer和I线光刻产生的窄沟槽

[3]

另一种增加沟道密度的方法是改变原胞的形状。对于多角形的原胞结构（如方形和六角形），原胞密度的增加直接导致沟道密度增加，这就增加了电流通路，使通态电阻下降。例如IR（International Rectifier）公司提出的六角形原胞结构和Smerklo等人提出的三角形原胞结构[4]。

(iii) 使用表面积累模式MOSFET

表面积累模式MOSFET的基本单元如图6所示，由于在源漏间没有p型区，所以器件

工作模式很像垂直沟道JFET。通过

合理设计栅极间所夹n-区的宽度和

掺杂浓度，使之在p+多晶硅栅的内

建电势作用下或者在栅极加负偏压

的情况下完全耗尽，从而实现器件

的常闭特性。当在器件栅极加正偏

压时，靠近槽栅侧壁的半导体表面

感生出一层积累层，形成源漏的导

电沟道。沟道电阻的计算公式

。 R=(L W)/(μa Cox Vg)（1）

图6. 表面积累模式MOSFET[5]

（a） 栅极电压为0V

（b） 栅极电压为-5V

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其中，L为沟道长度，W为单位原胞的宽度，μa为积累层迁移率，Cox为单位面积氧化层电容，Vg为栅极偏压。缩短沟道长度能够减小沟道电阻，但是由于耗尽区同时减薄，所以很大程度上减小了器件的耐压。通过对以耐压25V，栅极偏压15V为优化目标的器件进行测试得到漏源通态比电阻可以达到10m ·mm2。但是此种结构的缺点是全部漏极电压也加在了栅氧上，并且在n+衬底和n-外延层结附近电场强度出现峰值，降低了器件的击穿电压。为了改善上述缺点，Syotaro Ono等人提出了耐压30V的精细沟道MOSFET 结构[6]。其结构示意图如图7所示。这种结构的改进是在衬底和n-外延层间增加了一个较薄的n-漂移层，使之在保持低通态电阻的同时能够取得较高的耐压。最后实验结果发现在栅极偏压10V时漏源通态比电阻（specific on-resistance）不仅可以达到10m ·mm2，而且击穿电压上升至33V。缺点是由于沟槽很深，导致Qgd较大，这样即使Rds（on）很低，FOM也会较大。

二、减小积累层电阻RA

积累层是在栅压的作用下，低掺杂n-区体内的多子电荷被吸引到半导体表面，形成高浓度的n+层，该层即为积累层。积累层中多子电荷的增加可以有效减小RA。积累层中电荷Qe=Cox(Vgs Vth)，所以减小RA的一种方法是提高栅极电压，另一种方法是提高表面载流子迁移率。例如沿{100}方向挖槽可以得到比沿{110}方向挖槽更大的有效电子迁移率[7]。

三、减小漂移区电阻RD

在满足耐压的条件下，可以采用减薄漂移区厚度和增加漂移区掺杂浓度的方法减小RD。另一种减小漂移区电阻的方法是在n-外延层中增加p型埋层[8]。这种器件称为浮岛单极器件（FLoating Islands unipolar devices），如图7.（b）所示。对于传统VDMOSFET，电场的峰值出现在与n-外延层接触的p型体区的底部。引入浮岛后，同样的电场尖峰被分成两部分分别出现在两个p型区表面，如图7.（c）。这样，漂移区的最大电场被分成两部分，从而在同样的外延层掺杂浓度下，击穿电压可以有所上升。或者说，在保持原有的击穿电压下，n-外延层的掺杂浓度可以适当提高。[11]中实验结果表明，在相同测试条件下与传统VDMOSFET相比，FLIMOSFET的通态电阻最高可以下降33％，同时击穿电压还略有所提

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高。

（a（b（c

图8. a. 传统VDMOSFET；

b. 带有p型埋层的FLIMOSFET；

c. 传统VDMOSFET和FLIMOSFET结构中的理论一维电场分布[11]

四、减小衬底电阻RS

对于超低压MOSFET，很大一部分通态电阻来自于衬底电阻[5][6]。提高衬底的掺杂浓度和减薄衬底的厚度都能有效的减小Rs。

五、减小源区接触电阻

当器件制作工艺进入亚微米级

时，原胞尺寸变得很小，源区面积的

Stripe 减小使得制作接触变得越来越困难，

Trench 也必然带来了接触电阻的增加。早期

提出的一种方法是将各个原胞的源

引出到一起，然后间隔一定的距离集Mesa 中作接触[9]。结构如图8所示。这

种设计的主要优点是，由于接触并不

包含在每个原胞中，所以原胞之间的图8. 制作远端接触结构器件俯视图[9]

距离可以非常近，使得原胞密度增加从而减小Rds（on）。但是这种

设计也存在一个缺点。因为此结构用栅极多晶硅覆盖了大部分源

区，所以栅源电容大幅度提高。因此，[9]的结构需要对此电容作

进一步的优化。

另一种方法是将多晶硅栅极完全埋在沟槽之下，而将N+/P+

源区做在沟槽的侧壁上[10]。其结构如图9所示。器件的制造经过

三次光刻（刻槽、刻多晶硅和刻金属），其它可以完全用自对准工

艺。由图9可以看出，在给定的原胞尺寸下，源区接触面积可以

增大几倍（依赖第二次刻蚀的沟槽深度）。这样，避免了为制作源

接触而刻意增大源区面积，对减小接触电阻和增加原胞密度都是

图9. 源区制作在沟槽有所帮助的。实验测得用此结构制得的器件通态比电阻可以达到侧壁的结构[10] 12.9m ·mm2。 Remote Contact Polysilicon

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除此之外，栅极氧化物厚度也会对通态电阻产生一定的影响。[11]中给出了以下三个公式：

Rds=LTox Wμ(Vgs Vth)εox （2）

Cox=WLεox

Tox （3）

L2

（4） FOM=Rds×Cox=μ(Vgs Vth)

其中，L为沟道长度，W为总的沟道宽度，μ为沟道电子迁移率，Vgs为施加在栅源上的电压，Vth为MOSFET的开启电压，εox为氧化物的介电常数。由（2）（3）可以看出减小Tox有利于减小Rds，但是会使Cox变得很大。通过（4）我们发现Tox并不对FOM产生影响，但是由于栅氧还需要承担一部分耐压，所以也应合理选择Tox。

另外，在实际器件中还可能存在由于封装或源/漏金属与N+半导体间的非理想接触所形成的附加电阻，这些都需要通过改进工艺进一步消减。

上面，我们主要以改善超低压MOSFET器件漏源通态电阻为目标，针对国际上近些年提出的优化方案做了一个大体的阐述。通过对组成器件漏源通态电阻的各主要因素进行优化，Rds（on）可以大幅度减小。随着微电子技术的不断进步，工艺水平越来越高。光刻线条的宽度已经从0.18μm逐渐降到0.1μm以下，未来光刻技术的研发工作正在进行中。这样，器件特征尺寸可以越来越小，原胞密度会越来越高。另外，技术的进步使新的结构还会不断出现，旧的已经成熟的结构也会被重新赋予新的活力。例如当前主流的纵向功率MOSFET也可能吸收横向结构的某些特点而为低压器件注入新的发展方向[12]。总之，由于技术的发展和激烈的竞争要求器件拥有更低的功耗，更高的效率，因此通态电阻还会随之进一步下降。

但是，减小器件的Rds（on）只是对器件性能优化的一个方面，决定着器件的静态功耗。对于主要用于开关状态的低压功率MOSFET来说，动态开关损耗占据了更为重要的部分。所以，进一步减小栅极电荷，提高开关速度也是我们必须加以重视的，这将在下一部分重点进行分析。

参考文献

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Mosfet 技术

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本文来源：https://www.bwwdw.com/article/2jz4.html