中南大学大规模集成电路试卷及答案合集

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学 院 专业班级 学 号 姓 名 ---

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… 线中南大学考试试卷 时间110分钟 封密题 号 一 二 三 合 卷计 评 …得 分 ………评卷人 ……2013 ~2014 学年一学期大规模集成电路设计课程试题 32 理处学时，开卷，总分100分，占总评成绩70 %

分

0按得 分 一、填空题(本题40分，每个空格1分)

绩成1. 所谓集成电路，是指采用 ，把一个电路中所

试评卷人 需的二极管、 、电阻、电容和电感等元考者件连同它们之间的电气连线在一块或几块很小的 或介质基违片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具，息有特定电路功能的微型结构。

信2. 请写出以下与集成电路相关的专业术语缩写的英文全称：

生考ASIC： 写ASSP： 填准LSI： 不外3. 同时减小 、 与 ，线可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩封密短MOSFET尺寸是VLSI发展的趋势。

，题4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构答要设计、功能设计、 设计、可测性设计、 设计等。 不5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必内线须满足的 。系统规格定义系统边界及系统与环境相互作用的封密信息，在这个规格中，系统以 的方式体现出来。

…6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保……护等）、系统规模/性能、 、 、 等确……定实现方法。

…7. 体系结构设计的三要素为： 、 、 。 线8. 高位综合是指从 描述自动生成 描述的过程。与人工设封密计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在卷评面积、性能、功耗等方面表现出色的电路。

…9. 逻辑综合就是将 变换为 ，根据 或 进……行最优化，并进行特定工艺单元库 的过程。

…10. 逻辑综合在推断RTL部品时，将值的变化通过时钟触发的信号推断为 ，

1

下生成‘Z’的信号推断为 ，将其它的推断为 。

11. 构造化法是目前可测性设计的主要方法，可以细分为： 法、边界扫

描测试法、 法、静止电源电流法。

12. 布局布线的步骤分为： 、电源布线、 、时钟布线、 等。

13. 为了进行时序验证、功耗验证、信号完整性验证及电子迁移性验证，需要从版图结果中提取 。 得分 二、选择题(可多选，每题2分，合计40分)

1. 集成电路进入纳米尺寸时代后，将面临以下主要挑战: ( ) A. 漏电流增大导致总功耗增加; B. 栅极氧化膜厚度接近物理极

限;

C. 电路规模增大导致动态功耗增加; D. 配线延迟不能相应降低从而影

响性能;

2. 以下哪几项是集成电路制作工艺的? ( )

A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG 3. MOSFET的温度特性体现为： ( )

A. 温度升高，载流子迁移率升高，跨导升高，阀值电压升高； B. 温度升高，载流子迁移率升高，跨导下降，阀值电压下降； C. 温度升高，载流子迁移率下降，跨导下降，阀值电压升高； D. 温度升高，载流子迁移率下降，跨导下降，阀值电压下降； 4. 关于CMOS反相器，以下描述中哪些是正确的？ ( )

A. Vtn ? Vi? ? Vdd，NMOS导通，等效于电流源，PMOS等效于非线性电阻； B. Vi? ? Vdd，NMOS和PMOS都处于饱和区，等效于非线性电阻；

C. Vdd/2 ? Vi? Vdd/2 +Vtp, PMOS导通，等效于电流源，NMOS等效于非线性电阻； D. Vi ? Vdd +Vtp,NMOS导通，PMOS截止；

5. 以下哪些描述符合通用性设计七原则？ ( )

A. 无论使用者的经验、文化水平、语言技能、使用时的注意力集中程度如何，都能容易地理解设计物的使用方式。

B. 设计物对于不同能力的人们来说都是有用而适合的。

C. 提供合适的尺度和空间以便于接近、到达、操控和使用，无论使用者的生理尺寸、体态和动态。

D. 设计物应该降低由于偶然动作和失误而产生的危害及负面后果。 6. 以下哪些为微处理器IP必须具备的功能？

2

评卷人

( )

A. Fetch; B. Decode; C. Execute; D. Encode; E. Writeback; F.Compile; 7. 以下关于设计抽象度的描述中，哪些是正确的？ ( )

A. 算法级描述决定系统的实施方式（体系结构、算法）； B. 门级描述是基于基本元件（AND/OR/NOT/FF等）的电路设计； C. 门级描述决定硬件的处理方式（数据电路与控制电路）； D. RTL描述包括时钟级的时序设计；

8. 以下描述比较不同抽象度设计的仿真速度，哪些是正确的？ ( )

A. 算法级>门级>RTL级； B. RTL级>门级>算法级； C. 门级>算法级>RTL级； D. 算法级>RTL级>门级； 9. 以下关于逻辑综合的描述，哪些是正确的？

A. 逻辑综合的结果是唯一的；

B. 逻辑综合技术可分为生成顺序电路和生成组合电路两类； C. 布尔逻辑公式的简化一般与制造工艺无关。

D. 同一逻辑可以由多种电路实现，逻辑综合则选择与面积、延迟时间、功耗等要求最接近的电路。

10. 以下问题描述中，哪些有可能通过可测性设计发现？ ( )

A. 制造误差； B. 性能问题； C. 制造故障； D. 功能未满足顾客的需求；

11. 以下关于可测性设计的描述中，哪些是正确的？ ( )

A. 可测性设计就是在设计阶段考虑测试因素，牺牲一部分芯片面积换得测试的容易化 ；

B. 可测性设计使用自动生成工具（ATPG），易于生成故障覆盖率高的测试模式。

C. 可测性设计由于增加了设计负荷，将一定导致芯片整体开发成本的增加。

D. 可观察性与可控制性是衡量可测性设计的两个尺度。 12. 以下描述与可测性设计的设计制约相关，哪些是正确的？ （ ）

A. 禁止使用循环组合电路；

B. FF的时钟信号必须能够从外部端口直接控制。 C. FF的复位信号必须能够从外部端口直接控制。 D. 扫描测试时，RAM和内核需要分开进行设计。

13. 在以下关于内建自测试法的描述中，哪些是正确的？

( )

3

( )

A. 由于内嵌测试模式发生器，不需要额外生成测试模式； B. 由于只输出GO/NOGO，故障分析很困难；

C. 由于内嵌测试输出评估部，不需要高价测试设备，可降低成本； D. 不可用于Burn-In测试；

14. SOC设计采用基于IP分离的可测性设计，具体的实现手段有：（ ）

A. Distributed BIST; C. Test Bus; （ ） A. clock skew;

B. 组合电路的最大延迟；

D. FF的Hold时间；

C. FF的Setup时间； （ ） A. DRC； B. LVS; ( )

A. 是一种高速计算近似值的算法；

B. 是在实际可行的时间内计算布局布线最优解的算法； C. 是求局部最优解的算法；

D. 为了让近似值接近最优解，有必要改变执行条件（初解、控制参数）多次进行重新计算；

18. 在以下关于布局布线的描述中，哪些是正确的？ ( )

A. 布线分全局布线与详细布线两个阶段，决定布线途径； B. 当某个布线变为不可能时，确定并拆除成为其障碍物的布线群，

进行重新布线，使其不再成为其它布线的障碍；

C. 基于阶层的布局设计包括自顶向下的布图规划和自下向上的模块布局；

D. 自顶向下的布图规划包括对阶层模块进行面积预估、确定aspect比、放置模块及模块间时间制约的分割；

19. 以下属于光刻工艺的为： ( )

A. 光刻胶涂覆； B. 曝光； C. 显影； D. 腐蚀； 20. 以下为封装外型的为： ( )

A. DIP； B.QFP； C. BGA； D. CSP；

C. 时序验证； D.信号完全性

17. 在以下关于布局布线算法的描述中，哪些是正确的？

B. Direct Access; D. Boundary Scan;

15. 以下时间因素中，会对电路最终的工作频率产生影响的有：

16. 以下属于版图设计的验证科目有：

4

得分 三. 以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。

请使用Verilog HDL描述语言写出能满足下列条件的测试平台模块

评卷人 testbench：1.DEC作为 testbench的子模块，所有输入信号都由

testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定DEC输出信号dout正确与非；4.能够将波形保存至文件。(20分) // decoder: din // // // //

module DEC(clk, rstn, din, dout); input clk, rstn; input [3:0] din; output [1:0] dout; reg begin end endmodule

if (!rstn)

dout <= 2'b00; dout <= 2'h3; dout <= 2'h2; dout <= 2'h1; dout <= 2'h0; else if (din[3] == 1'b1) else if (din[2] == 1'b1) else if (din[1] == 1'b1) else if (din[0] == 1'b1)

[1:0] dout;

always@(posedge clk or negedge rstn)

dout 11 10 01 00

1xxx 01xx 001x 000x

2011-2012学年第一学期《大规模集成电路》期末考试答案

一． 填空题（每个空格1分，共40分）

1. 半导体工艺，晶体管，半导体晶片，封装。 2. ASIC：Application Specific Integrated Circuits ASSP：Application Specific Standard Products LSI：Large Scale Integrated Circuits

5

3. L，tox，W

4. 系统，逻辑，版图（或软件） 5.系统功能，制约，黑盒子。

6. 量产规模，弹性设计要求，开发周期。 7. 建模，探索，细化。 8. 算法级，RTL级，开发周期

9. RTL描述，门电路，面积，延迟，映射 10. D-FF，Latch，三状态门，组合电路 11. 扫描测试法，内建自测试法

12. 布图规划，布局（设计），布线（设计） 13. 布线寄生参数

二. 选择题（每题2分，共40分）

1. A,B,D 6.A,B,C,E 11. A,B,D

2.B,D

3.D 8.D

4.A,C,D 9.B,C,D

5.A,B,C,D 10. A,C

7.A,B,D

12. A,B,C,D 13. A,B,C 14.B,C,D 15. A,B,C,D

16.A,B,C,D 17.A,C,D 18.A,B,C,D 19.A,B,C,D 20.A,B,C,D

三、问答题（20分）

答题要点包括：对大规模集成电路领域及相关产业的认识；对这门课程的讲授内容及讲解方式的看法及建议，好的可行性建议可以适当加分。

6

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学 院 专业班级 学 号 姓 名 ---

………

… 线中南大学考试试卷 时间110分钟 封密题 号 一 二 三 合 卷计 评 …得 分 ………评卷人 ……2013 ~2014 学年一学期大规模集成电路设计课程试题 32 理处学时，开卷，总分100分，占总评成绩70 %

分

0按得 分 一、填空题(本题40分，每个空格1分)

绩成 3. 所谓集成电路，是指采用半导体工艺，把一个电路中所需

试评卷人 的 、 、电阻、电容和电感考者等元件连同它们之间的电气连线在一块或几块很小的 或介违质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成，息为具有特定电路功能的微型结构。 信4. 集成电路按照应用领域可以分为： 、 、

生考 与模拟集成电路。 写填3. 同时减小 、 与 ，准可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩不外短MOSFET尺寸是VLSI发展的趋势。

线封4. 大规模集成电路的设计流程包括：需求分析、系统设计、 设计、 密，设计、逻辑设计、可测性设计、 设计等。

题5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必答要须满足的 。系统规格定义系统边界及系统与环境相互作用的不内信息，在这个规格中，系统以 的方式体现出来。

线封6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保密护等）、系统规模/性能、 、 、 等确 ……定实现方法。

…7. 体系结构设计的三要素为： 、 、 。 ……8. 高位综合是指从 描述自动生成 描述的过程。与人工设…计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在 线封面积、性能、功耗等方面表现出色的电路。

密卷9. 逻辑综合就是将 变换为 ，根据 或 进评行最优化，并进行特定工艺单元库 的过程。

……10. 逻辑综合在推断RTL部品时，将值的变化通过时钟触发的信号推断为 ，…将与时钟无关但某个条件下保持值不变的信号推断为 ，将某个条件…下生成‘Z’的信号推断为 ，将其它的推断为 。

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11. 构造化法是目前可测性设计的主要方法，可以细分为： 法、边界扫

描测试法、 法、静止电源电流法。

12. 布局布线的步骤分为： 、电源布线、 、时钟布线、 等。

13. 为了进行时序验证、功耗验证、信号完整性验证及电子迁移性验证，需要从版图结果中提取 。 得分 二、选择题(可多选，每题2分，合计40分)

2. 集成电路进入纳米尺寸时代后，将面临以下主要挑战: ( ) A. 漏电流增大导致总功耗增加; B. 栅极氧化膜厚度接近物理极

限;

C. 电路规模增大导致动态功耗增加; D. 配线延迟不能相应降低从而影

响性能;

2. 以下哪几项是集成电路制作工艺的? ( )

A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG 3. MOSFET的温度特性体现为： ( )

A. 温度升高，载流子迁移率升高，跨导升高，阀值电压升高； B. 温度升高，载流子迁移率升高，跨导下降，阀值电压下降； C. 温度升高，载流子迁移率下降，跨导下降，阀值电压升高； D. 温度升高，载流子迁移率下降，跨导下降，阀值电压下降； 4. 关于CMOS反相器，以下描述中哪些是正确的？ ( )

A. Vtn ? Vi? ? Vdd，NMOS导通，等效于电流源，PMOS等效于非线性电阻； B. Vi? ? Vdd，NMOS和PMOS都处于饱和区，等效于非线性电阻；

C. Vdd/2 ? Vi? Vdd/2 +Vtp, PMOS导通，等效于电流源，NMOS等效于非线性电阻； D. Vi ? Vdd +Vtp,NMOS导通，PMOS截止；

5. 以下哪些描述符合通用性设计七原则？ ( )

A. 无论使用者的经验、文化水平、语言技能、使用时的注意力集中程度如何，都能容易地理解设计物的使用方式。

B. 设计物对于不同能力的人们来说都是有用而适合的。

C. 提供合适的尺度和空间以便于接近、到达、操控和使用，无论使用者的生理尺寸、体态和动态。

D. 设计物应该降低由于偶然动作和失误而产生的危害及负面后果。 6. 以下哪些为微处理器IP必须具备的功能？ ( )

8

评卷人

A. Fetch; B. Decode; C. Execute; D. Encode; E. Writeback; F.Compile; 7. 以下关于设计抽象度的描述中，哪些是正确的？ ( )

A. 算法级描述决定系统的实施方式（体系结构、算法）； B. 门级描述是基于基本元件（AND/OR/NOT/FF等）的电路设计； C. 门级描述决定硬件的处理方式（数据电路与控制电路）； D. RTL描述包括时钟级的时序设计；

8. 以下描述比较不同抽象度设计的仿真速度，哪些是正确的？ ( )

A. 算法级>门级>RTL级； B. RTL级>门级>算法级； C. 门级>算法级>RTL级； D. 算法级>RTL级>门级； 9. 以下关于逻辑综合的描述，哪些是正确的？

组合电路两类；

C. 布尔逻辑公式的简化一般与制造工艺无关。

D. 同一逻辑可以由多种电路实现，逻辑综合则选择与面积、延迟时间、功耗等要求最接近的电路。

10. 以下问题描述中，哪些有可能通过可测性设计发现？ ( )

A. 制造误差； B. 性能问题； C. 制造故障； D. 功能未满足顾客的需求；

11. 以下关于可测性设计的描述中，哪些是正确的？ ( )

A. 可测性设计就是在设计阶段考虑测试因素，牺牲一部分芯片面积换得测试的容易化 ；

B. 可测性设计使用自动生成工具（ATPG），易于生成故障覆盖率高的测试模式。

C. 可测性设计由于增加了设计负荷，将一定导致芯片整体开发成本的增加。

D. 可观察性与可控制性是衡量可测性设计的两个尺度。 12. 以下描述与可测性设计的设计制约相关，哪些是正确的？ （ ）

A. 禁止使用循环组合电路；

B. FF的时钟信号必须能够从外部端口直接控制。 C. FF的复位信号必须能够从外部端口直接控制。 D. 扫描测试时，RAM和内核需要分开进行设计。

13. 在以下关于内建自测试法的描述中，哪些是正确的？ ( )

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A. 逻辑综合的结果是唯一的； B. 逻辑综合技术可分为生成顺序电路和生成

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A. 由于内嵌测试模式发生器，不需要额外生成测试模式； B. 由于只输出GO/NOGO，故障分析很困难；

C. 由于内嵌测试输出评估部，不需要高价测试设备，可降低成本； D. 不可用于Burn-In测试；

14. SOC设计采用基于IP分离的可测性设计，具体的实现手段有：（ ）

A. Distributed BIST; C. Test Bus; （ ） A. clock skew;

B. 组合电路的最大延迟；

D. FF的Hold时间；

C. FF的Setup时间； （ ） A. DRC； B. LVS; ( )

A. 是一种高速计算近似值的算法；

B. 是在实际可行的时间内计算布局布线最优解的算法； C. 是求局部最优解的算法；

D. 为了让近似值接近最优解，有必要改变执行条件（初解、控制参数）多次进行重新计算；

18. 在以下关于布局布线的描述中，哪些是正确的？ ( )

A. 布线分全局布线与详细布线两个阶段，决定布线途径； B. 当某个布线变为不可能时，确定并拆除成为其障碍物的布线群，进行重新布线，使其不再成为其它布线的障碍；

C. 基于阶层的布局设计包括自顶向下的布图规划和自下向上的模块布局；

D. 自顶向下的布图规划包括对阶层模块进行面积预估、确定aspect比、放置模块及模块间时间制约的分割；

19. 以下属于光刻工艺的为： ( )

A. 光刻胶涂覆； B. 曝光； C. 显影； D. 腐蚀； 20. 以下为封装外型的为： ( )

A. DIP； B.QFP； C. BGA； D. CSP；

C. 时序验证； D.信号完全性

17. 在以下关于布局布线算法的描述中，哪些是正确的？

B. Direct Access; D. Boundary Scan;

15. 以下时间因素中，会对电路最终的工作频率产生影响的有：

16. 以下属于版图设计的验证科目有：

10

得分 三. 以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。

请使用Verilog HDL描述语言写出能满足下列条件的测试平台模块

评卷人 testbench：1.DEC作为 testbench的子模块，所有输入信号都由

testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定DEC输出信号dout正确与非；4.能够将波形保存至文件。(20分) // decoder: din // // // //

module DEC(clk, rstn, din, dout); input clk, rstn; input [3:0] din; output [1:0] dout; reg begin end endmodule

if (!rstn)

dout <= 2'b00; dout <= 2'h3; dout <= 2'h2; dout <= 2'h1; dout <= 2'h0; else if (din[3] == 1'b1) else if (din[2] == 1'b1) else if (din[1] == 1'b1) else if (din[0] == 1'b1)

[1:0] dout;

always@(posedge clk or negedge rstn)

dout 11 10 01 00

1xxx 01xx 001x 000x

2012-2013学年第一学期《大规模集成电路》期末考试答案

二． 填空题（每个空格1分，共40分）

2. 二极管，晶体管，半导体晶片，封装。 2. 存储器，微处理器，逻辑集成电路 3. L，tox，W

4. 系统，逻辑，版图（或软件）

11

5.系统功能，制约，黑盒子。

6. 量产规模，弹性设计要求，开发周期。 7. 建模，探索，细化。 8. 算法级，RTL级，开发周期

9. RTL描述，门电路，面积，延迟，映射 10. D-FF，Latch，三状态门，组合电路 11. 扫描测试法，内建自测试法

12. 布图规划，布局（设计），布线（设计） 13. 布线寄生参数

二. 选择题（每题2分，共40分）

1. A,B,D 6.A,B,C,E 11. A,B,D

2.B,D

3.D 8.D

4.A,C,D 9.B,C,D

5.A,B,C,D 10. A,C

7.A,B,D

12. A,B,C,D 13. A,B,C 14.B,C,D 15. A,B,C,D

16.A,B,C,D 17.A,C,D 18.A,B,C,D 19.A,B,C,D 20.A,B,C,D

三、问答题（20分）

答题要点包括以下5个要点，每个要点4分。

1.DEC作为 testbench的子模块，所有输入信号都由testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定DEC输出信号dout正确与非；4.能够将波形保存至文件。5.testbench的整体完成情况，是否存在语法错误。

参考答案： module testbench; reg wire [1:0]

dec DEC( );

initial begin

.clk(clk), .rstn(rstn), .din(din), .dout(dout)

dout;

clk, rstn; din;

reg [3:0]

12

end

clk = 1'b1;

forever #50 clk = !clk;

initial begin end

initial begin end reg [3:0] begin end

initial begin end

reg [1:0] tmp; initial begin

$monitor($stime, \$dumpfile(\$dumpvars(0); #10000; $stop; if (!rstn) begin end else begin end

din_reg <= din; din_reg <= 4'b0000;

din_reg;

always@(posedge clk or negedge rstn)

forever begin end

din = $random(); @(posedge clk); rstn = 1'b0; #250; rstn = 1'b1;

13

forever begin @(posedge clk); #5;

if (din_reg[3] == 1'b1) tmp <= 2'h3; tmp <= 2'h2; else if (din_reg [2] == 1'b1) else if (din_reg [1] == 1'b1) tmp <= 2'h1; else

tmp <= 2'h0;

if (tmp!= dout) begin $display(\

end

end

end

endmodule

14

本文来源：https://www.bwwdw.com/article/209d.html