基于Nios - II的数字钟设计 - 图文

基于Nios II的数字钟设计

学生姓名： 学生学号：

院（系）： 电气信息工程学院 年级专业： 电子信息工程 指导教师： 助理指导教师：

二〇一五年五月

毕业设计（论文）原创性声明和使用授权说明

原创性声明

本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

作 者 签 名： 日 期： 指导教师签名： 日 期：

使用授权说明

本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。

作者签名： 日 期：

学位论文原创性声明

本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。

作者签名： 日期： 年 月 日

学位论文版权使用授权书

本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。

涉密论文按学校规定处理。

作者签名： 日期： 年 月 日 导师签名： 日期： 年 月 日

注 意 事 项

1.设计（论文）的内容包括：

1）封面（按教务处制定的标准封面格式制作） 2）原创性声明

3）中文摘要（300字左右）、关键词 4）外文摘要、关键词

5）目次页（附件不统一编入） 6）论文主体部分：引言（或绪论）、正文、结论 7）参考文献 8）致谢

9）附录（对论文支持必要时） 2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。

3.附件包括：任务书、开题报告、外文译文、译文原文（复印件）。 4.文字、图表要求：

1）文字通顺，语言流畅，书写字迹工整，打印字体及大小符合要求，无错别字，不准请他人代写

2）工程设计类题目的图纸，要求部分用尺规绘制，部分用计算机绘制，所有图纸应符合国家技术标准规范。图表整洁，布局合理，文字注释必须使用工程字书写，不准用徒手画

3）毕业论文须用A4单面打印，论文50页以上的双面打印 4）图表应绘制于无格子的页面上

5）软件工程类课题应有程序清单，并提供电子文档 5.装订顺序

1）设计（论文）

2）附件：按照任务书、开题报告、外文译文、译文原文（复印件）次序装订

指导教师评阅书

指导教师评价： 一、撰写（设计）过程 1、学生在论文（设计）过程中的治学态度、工作精神 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、学生掌握专业知识、技能的扎实程度 □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、学生综合运用所学知识和专业技能分析和解决问题的能力 □ 优 □ 良 □ 中 □ 及格 □ 不及格 4、研究方法的科学性；技术线路的可行性；设计方案的合理性 □ 优 □ 良 □ 中 □ 及格 □ 不及格 5、完成毕业论文（设计）期间的出勤情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 三、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 （在所选等级前的□内画“√”） 指导教师： （签名） 单位： （盖章） 年 月 日

评阅教师评阅书

评阅教师评价： 一、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 （在所选等级前的□内画“√”） 评阅教师： （签名） 单位： （盖章） 年 月 日

摘要

教研室（或答辩小组）及教学系意见

教研室（或答辩小组）评价： 一、答辩过程 1、毕业论文（设计）的基本要点和见解的叙述情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、对答辩问题的反应、理解、表达情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、学生答辩过程中的精神状态 □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 三、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 评定成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 教研室主任（或答辩小组组长）： （签名） 年 月 日 教学系意见： 系主任： （签名） 年 月 日

I

摘要

摘 要

传统的设计技术已经不足以满足系统化、网络化、高速度、低功耗、多媒体等实际需要。SOPC用可编程技术把整个系统放在单一的一个芯片上，因此具有灵活、高效、设计可重用等特性。在SOPC系统中，本来需要上几千行的HDL代码的复杂功能模块，经过嵌入IP核后，只需要几十行的C代码就可以简单的实现，由此可以让整个设计规模、功能、功耗、性能指标、开发成本等多个方面实现优化。本论文主要介绍基于NIOS II 的SOPC设计一个数字钟的方法和流程。在本设计中主要分为硬件设计部分和软件设计部分。本系统的硬件开发是根据我所用的FPGA黑金开发板实际器件搭建的，采用QuartersⅡ作为仿真平台。主芯片采用的是Altera 公司的cyclone VI 系列的EP4CE15F17C8N芯片，本设计的软件是用C语言写的，系统是一个数字时钟，因为本设计是通过6个数码管来显示时间的，所以只能显示小时、分钟和秒，满刻度时显示23时59分59秒。在每个设计部分中，都给出了详细的设计方法。通过本次设计可以了解SOPC的开发设计流程，体现FPGA在电子设计领域的广泛应用。

关键词 数字钟，SOPC，Nios II，FPGA

II

ABSTRACT

ABSTRACT

The traditional design techniques have been insufficient to meet the actual needs systematic, network-based, high-speed, low-power, multimedia. SOPC programmable technology to the entire system on a single chip, it has a flexible, efficient design reuse and other features. In SOPC system, would have required the HDL code thousands of lines of complex modules, after embedded IP core, only a few dozen lines of C code can be simple to achieve, which can make the entire design size, function, power aspects of consumption, performance, optimize development costs. This paper describes the methods and processes based on the NIOS II SOPC design a digital clock. In this design it is divided into hardware design and software design. Hardware development of this system is based on an actual device FPGA development board black gold I used to build, using QuartersⅡ as the simulation platform. The main chip is Altera's cyclone VI series EP4CE15F17C8N chip, the design of the software is written in C language, the system is a digital clock, because of the design of digital control by 6 to display the time, we can only display hours, minutes and seconds display 23:59:59 full scale. In each design section, we are given detailed design. Through this design can understand SOPC development and design process, reflect FPGA widely used in electronics design.

Key words Digital clock, SOPC, Nios II, FPGA

III

目录

目 录

摘 要 ..................................................................................................................................................... 1 ABSTRACT ......................................................................................................................................... III

1 绪论 .................................................................................................................................................. 3

1.1 开发背景 .................................................................................................................................. 3 1.2 开发意义 .................................................................................................................................. 3 1.3数字钟的发展前景 ................................................................................................................ 3

2 系统设计总体方案 ....................................................................................................................... 5

2.1 设计要求 .................................................................................................................................. 5 2.2 硬件规划 .................................................................................................................................. 5 2.3 数字钟的程序设计................................................................................................................... 5

3 SOPC系统开发工具 ...................................................................................................................... 7

3.1 硬件开发工具 Quartus II .................................................................................................... 7

3.1.1 Quartus II软件特点 .................................................................................................. 7 3.1.2 Quartus II的设计流程 .............................................................................................. 7 3.2 SOPC Builder 硬件开发工具功能 ........................................................................................ 8 3.3 NIOS II IDE开发软件 ........................................................................................................... 9

3.3.1 NIOS II 简介 ............................................................................................................... 9 3.3.2 NIOS II IDE 软件开发流程 ....................................................................................... 9 3.4 开发板芯片介绍..................................................................................................................... 10

3.4.1 开发板整体图片 ......................................................................................................... 10 3.4.2 FPGA芯片介绍 ............................................................................................................ 10 3.4.3 SDRAM芯片介绍 .......................................................................................................... 10 3.4.4 EPCS介绍 .................................................................................................................... 11

4 硬件设计部分 .............................................................................................................................. 12

4.1 创建工程 ................................................................................................................................ 12 4.2 创建Nios Ⅱ系统模块 ......................................................................................................... 14 4.3 添加CPU和外围器件............................................................................................................. 14

4.3.1 添加NIOS II Processor .......................................................................................... 14 4.3.2 添加SYSTEM ID .......................................................................................................... 16 4.3.3 添加SDRAM .................................................................................................................. 17 4.3.4 添加EPCS .................................................................................................................... 18 4.3.5 添加JTAG UART .......................................................................................................... 18

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目录

4.3.6 添加Timer .................................................................................................................. 18 4.3.7 添加连接数码管的PIO .............................................................................................. 18 4.3.8 添加按键PIO .............................................................................................................. 19 4.4 配置Nios Ⅱ系统模块 ......................................................................................................... 19 4.5 建立锁相环PLL ..................................................................................................................... 21 4.6 引脚分配 ................................................................................................................................ 24 4.7 工程设置 ................................................................................................................................ 29

5 软件设计部分 .............................................................................................................................. 31

5.1 创建工程 ................................................................................................................................ 31 5.2 添加程序 ................................................................................................................................ 31 5.3 程序分析 ................................................................................................................................ 32 5.4 将程序和硬件下载到外部Flash中..................................................................................... 33

结论 ....................................................................................................................................................... 36 参 考 文 献 ....................................................................................................................................... 37 附录：程序 ............................................................................................................................................ 1 致 谢 ..................................................................................................................... 错误！未定义书签。

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绪论

1 绪论

1.1 开发背景

基于FPGA的电子系统设计技术是二十一世纪电子应用工程师必备的基础技能之一，而基于FPGA的SOPC设计技术是当前电子系统设计领域最前沿的技术之一。SOPC技术是由美国公司Altera于2000年最先提出的，并且在同时推出了相对的开发软件。它是现代计算机辅助设计技术、EDA技术和大规模集成电路技术的高度发展的产物，SOPC是基于FPGA决解方案的SOC，相比于ASIC的SOC解决方案，SOPC系统及其开发功具有更多的优点和特色，SOPC技术是将电子系统尽可能的大而完整，包括处理器、接口系统、硬件系处理器或者加速系统、数字通信系统、存储电路等，集成到单一的一块FPGA芯片中，所以SOPC又可以称为可编程片上系统。 现在最为常用的嵌入式系统大部分采用了含有ARM的32位知识产权处理核的器件，尽管由这些器件构成的嵌入式系统有很强大的功能，但是为了使系统更加的灵活，功能更加的强大，能更好的适应对多任务的完成，一般为这些处理器配置很多器件才可以够构成一个完整的应用系统，这样的话会使整个系统的体积和功耗增加。但是如果把拥有ARM或者其它知识产权的核，以硬核的方式植入到FPGA中，利用FPGA中的可编程逻辑资源和IP软核，直接利用FPGA中的逻辑宏单元来构成嵌入式系统处理器的接口功能模块，就可以很好的决解上面所说的问题。对于这个问题Altera和Xilinx公司都陆续推出了关于方面的器件。比如，Altera的Excalibur系列的FPGA中就植入了ARM922T嵌入式系统处理器。

1.2 开发意义

传统的设计技术已经不足以满足系统化、网络化、高速度、低功耗、多媒体等实际需要。SOPC可以将处理器、存储器、外设接口和多层次用户电路等多种系统设计需要的分模块集成到一块芯片上，因此具有灵活、高效、设计可重用等特性。在SOPC系统中，本来需要上几千行的HDL代码的复杂功能模块，经过嵌入IP核后，只需要几十行的C代码就可以简单的实现，由此可以让整个设计规模、功能、体积、功耗、性能指标、上市周期、可靠性、开发成本、产品维护、及硬件升级等多个方面实现优化。 SOPC已经成为了集成电路未来的发展方向，可以广泛的应用在军事、汽车、广播、航空航天、消费类电子、测试和测量、医疗、无线通信、有线通信等多个领域。

1.3数字钟的发展前景

现在是一个知识爆炸的新时代，新产品、新技术不停的出现，电子技术的发展

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绪论

更是一天一个样。可以毫不夸张的说，电子技术的应用在我们身边无处不在，我们的生活正在被电子技术不停地改变，改变着我们生活的世界。在这个快速发展的时代，时间对于我们来讲是越来越宝贵，在快节奏的生活中，人们经常忘记了时间，如果碰到很重要的事情但是忘记了时间，这将会造成很大很大的损失。因此我们需要一个定时系统来使这些忙碌的人得到提醒。数字化的钟表给我们带来了很大的方便。

近年来，科技的发展和社会的进步，使得人们对数字钟的要求也变得越来越高，传统的时钟已经不能够满足人们的需求。数字钟不论是在性能还是在样式和性价比上都发生了质的变化，有了电子闹钟、数字闹钟等等。

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系统设计总体方案

2 系统设计总体方案

2.1 设计要求

（1） 具有正确的时，分，秒计时功能；

（2） 计时结果要用数码管分别显示时、分、秒的十位和个位；

（3） 当按下RESET按键时，时钟初始化，重新开始计数，当按下k1按键时，时钟处于调时状态，当按下k2时，时钟处于调分状态；

2.2 硬件规划

在硬件系统组织规划中系统需使用的外围器件包括： 1、数码管：数子钟显示屏幕； 2、按键：数子钟设置功能键； 3、Flash存储器：存储软、硬件程序；

在SOPC Builder中建立系统要添加的模块包括： 1、Nios Ⅱ 32bits CPU； 2、Interval Timer； 3、按键PIO;

4、连接数码管的PIO； 5、SDRAM Controller； 6、System ID Peripheral； 7、JTAG UART Interface； 8、EPCS Serial Flash Controller。

2.3 数字钟的程序设计

用8段数码管显示时间（小时：分钟：秒）。设置部分的功能是设置小时和分钟。时间算法部分指时间累加，即秒数加到60变为0，然后分钟数加1。分钟数加到60变为0，小时数再加1，小时数加到24时，小时数变为0，不断循环。数字钟主程序流程图如下：

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系统设计总体方案

开始 定时器初始化、中断初始化 定时器计时 是否有按键 Y N K1 K2 RESET 小时加1 分钟加1 时钟清零 时钟显示

结束 图2.1 数字钟主程序流程图

在设计程序的时候，要注意按照硬件设计来设计，名称要与硬件部分相符合，不

然会有错误；在添加头文件时，注意程序需要用到的头文件，不要少添加；实现功能所需要的硬件在程序也不要忘记定义；写中断服务函数的时候不要忘记在主函数中写中断注册函数；在编译有错误的情况下，参考错误提示来修改，这样修改速度回更快些。

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SOPC系统开发工具

3 SOPC系统开发工具

3.1 硬件开发工具 Quartus II

Altera Quartus II 设计软件能够提供完整的多平台设计环境，能够直接满足特定的设计需要，为片上可编程系统（SOPC）提供全面完善的设计环境，内含有FPGA和CPLD设计所有阶段的决解方案。

3.1.1 Quartus II软件特点

（1） 基于模块的设计方法，提高了工作效率。LogicLock基于模块的设计方法，便于用户独立设计和实施各种设计模块，并且在将模块集成到顶层工程时还可以维持各个功能的模块性能，可以明显的缩短设计和验证周期。

（2） 更快的集成IP核。Quartus II软件包括SOPC Builder 工具，可以自动化的完成IP核的添加、参数设计和连接功能。

（3） 在设计周期的早期就对I/O引脚进行分配和确认。Quartus II软件可以预先在顶层模块未能完成时对I/O引脚分配和确认，这样可以在整个设计流程中尽早开始印刷电路板的布线设计工作。

（4） 存储器编译器。Quartus II软件中提供存储器编译器功能对嵌入式存储器进行管理，针对FIFO和RAM读操作的基于现有设置的波形动态生成功能。

（5） 用全新的命令行和脚本功能自动设计化流程。用户可以使用Quartus II软件中的图形界面独立运行Quartus II中的综合、布局布线、时序分析及编程等模块。并且能够对设计后的性能和功耗进行准确的估算。

3.1.2 Quartus II的设计流程

Quartus II软件有着完整的设计平台，FPGA利用Quartus II的设计流程如下图：

设计入口 综合 调试 布线布局 改变工程管理 时序分析 定时终止 编程与重构 图3.1 Quartus II的设计流程图

（1） 设计入口：Quartus II 的设计入口包括模块编辑器、MegaWizard管理器、

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SOPC系统开发工具

文本编辑器和EDA设计输入工具。利用这些工具可以建立我们需要的设计代码并生成Symbol图，生成我们需要的所有子模块。

（2） 综合：综合是将HDL语言、原理图、等设计输入翻译成有基本逻辑器件组成的电路，Quartus II提供综合工具的分析和综合模块分析文件，并建立工程数据库，输出网表和映射文件，供布局布线工具使用。

（3） 布局布线：Quartus II可以完成布局布线功能，主要包括配置编辑器、分析布局、分析布局布线结果。将工程的逻辑和时序与器件可用资源相匹配，使得每个逻辑器件被分配最佳逻辑单元，并进行布线和时序的分析，选定互连路径和引脚分配。

（4） 时序分析：Quartus II软件中的TimeQuest可以时序分析所有逻辑，并达到设计的时序要求。操作要根据设计建立波形文件，选择我们的I/O口加载，设置好输入时间，自动执行。

（5） 仿真：Quartus II提供Simulator仿真工具，或者我们可以用第三方仿真软件进行仿真。

（6） 编程与重构：Quartus II软件正确编译工程之后，就可以对FPGA器件进行编程或配置，编程有被动串行模式、主动串行模式（AS）、JTAG模式、插座内编程模式，被动串行和JTAG模式允许使用CDF和Altera编程硬件进行编程，主动串行编程模式使用EPCS1或者EPCS4等串行配置器件编程，插座编程模式与CDF和Altera编程硬件可以对单个CPLD或者配置器件编程。

3.2 SOPC Builder 硬件开发工具功能

SOPC Builder系统开发工具允许嵌入式系统设计着在很短的时间内创建一个片上可编程系统（SOPC）。SOPC Builder工具已经集成到了Quartus II 软件中，在Quartus II软件菜单中的Tools工具下我们可以找到 SOPC Builder。

SOPC Builder配置流程如下：

处理器 配置处理器 制定指令 外设库 选择并配置外设 IP核模块 连接模块 生成系统 图3.2 SOPC Builder配置流程图

（1） 配置处理器，处理器系列包括了三种核心——快速的内核（Nios II/f）具

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SOPC系统开发工具

备高性能，经济的内核（Nios II/e）具备低成本和标准的内核（Nios II/s）用于性能和尺寸的平衡。根据需要我们可以选择自己的处理器。

（2） 选择并配置外设，根据我们的硬件电路板，选择我们需要的外设接口设备，如：SDRAM、Flash、显示、按键等，SOPC Builder的IP库提供和丰富的标准外设，我们根据需要添加。

（3） 连接模块。根据实际需要，选择我们的复位地址和代码开始执行地址，我可以用自动或手动分配器件的基地址和中断地址。在应用场合较高或者硬件资源非常有限的情况下我们任需要给器件手动分配基地址。

（4） 生成系统，启动SOPC Builder的Generate命令，SOPC Builder将根据我们选择的处理器和外设自动生成一个硬件系统。

3.3 NIOS II IDE开发软件

软件开发调试环境。开发环境还包括了GNU工具链、硬件抽象层（HAL）、实时操作系统（RTOS）、TCP/IP堆栈、指令集仿真器（ISS）。

3.3.1 NIOS II 简介

NIOS II 是一个用户可配置的软核处理器，NOIS II 处理器不像ARM那样是由固定的硬芯片来实现，而是由软件设计实现，然后用设计文件来配置FPGA芯片。因此具有很大的灵活性。NIOS II系统设计分两大类：标准外设和自定义外设。Altera公司提供了系列的标准外设，如SDRAM、定时器、串行通信接口、通用IO口等标准外设。加上第三方软件的支持使得标准外设的IP核越来越丰富。由于在有些环境中需要运行某个程序需要处理大量的数据，这样占据相当多的CPU资源。在这种情况下我们可以自己定义一个外设，并集成到NOIS II系统中，来进行大量的数据处理，从而改变两个方面的NIOS II系统的性能，一是用硬件方式代替软件代码，实现处理速度明显提升；二是节省了CPU资源。

3.3.2 NIOS II IDE 软件开发流程

NIOS II IDE开发流程有 ： 创建工程 → 配置工程的系统属性 → 编译运行工程 → 调试模式 → Flash Progrmmer下载

（1） 在SOPC Builder下，在Nios II tools下点击Nios II IDE 启动我们的NIOS II IDE软件，创建一个C/C++工程，并选择好工程模板。每个模板都包含了一些列软件。

（2） 文件和工程配置。配置工程的系统属性，主要有代码优化级别、调试级别和System Library选项配置。

（3） 编译运行工程，在编译工程完了之后会产生写系统的头文件，我们要尤为关注的是system.h这个文件下的两个参数，一个是器件的基地址一个是器件的中断信号。

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SOPC系统开发工具

（4） 调试模式，NIOS II IDE 包含了一个强大的GDB，其功能强大。我们将用USB-laster II把扩展名为（.sof）文件下载FPGA中，在Run/Debug AS/Nios II hardware就可以进入调试界面进行硬件调试。

3.4 开发板芯片介绍

3.4.1 开发板整体图片

图3.3 开发板整体图

3.4.2 FPGA芯片介绍

Altera公司 和Xilinx公司的FPGA芯片是现在主要的常用芯片，Altera公司的常用芯片中能支持SOPC的FPGA芯片主要分为高端和低成本FPGA芯片，高端FPGA有Stratix 系列、Stratix II 系列和Stratix III 系列等，低成本的FPGA有Cyclone II系列、Cyclone III系列、Cyclone IV系列等,在本次设计中所用的芯片是低成本的Cyclone IV系列EP4CE15F17C8N芯片。Cyclone IV系列的EP4CE15F17C8N信息如下图所示：

图3.4 EP4CE15F17C8的信息

EP4CE15F17C8N芯片拥有15408个逻辑单元，用户使用引脚有166个，具有

516096bits的嵌入式RAM，拥有4个内置的PLL，其IO口采用的是3.3V的LVTLL标准。

3.4.3 SDRAM芯片介绍

设计中所用FPGA芯片的SDRAM是外加HY57V2562GTR内存，HY57V2562GTR是容量为268435456bit（4bank X 4M X 16bit 即4个可选页 地址宽

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SOPC系统开发工具

度为13行9列，数据宽度为16位）的同步动态随机存储器（SDRAM），全部采用CMOS工艺制成，其所有的端口都支持LVTLL标准，读延迟时间为2到3个周期，刷新周期为15.625us。最为重要的是读写延迟20ns；2ns输入建立时间 ，输入采样保持时间为 1ns，输出高阻态时间 为6ns，输出保持时间 为3ns。其引脚功能图如下图所示

图3.5 SDRAM引脚功能图

3.4.4 EPCS介绍

EPCS芯片是串行配置芯片，本设计中的用的是EPCS4，用于存放我们的Bootloader程序，在Nios II处理器的设计中，需要把处理器设置成从EPCS启动，在CPU模块的系统复位地址，将其设置成EPCS，再分配基地址的时候需要把EPCS的地址锁定，并且锁定为0x00000000，这样系统复位后，NIOS II 处理器会首先执行EPCS内的BootLoader程序，在软件设计中其包括了两个文件ltera_avalon_epcs_flash_contrller.h和altera_avalon_epcs_flash_controller.c其集成到HAL系统的驱动代码，是不可修改的。

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本文来源：https://www.bwwdw.com/article/1y5x.html