用EDA实现具有校时校分功能的数字钟 - 图文

电子线路实验课程设计报告

EAD实现多功能数字钟

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一、实验任务

用FPGA器件和EDA技术实现多功能数字钟的设计 已知条件：1、MAX+PLUS2软件 2、FPGA实验开发装置

基本功能：1、以数字形式显示时、分、秒的时间 2、小时计数器为24进制

3、分、秒计数器为60进制

扩展功能：1、校时、校分 2、仿电台报时 3、时段控制

4、定点闹时

二、实验步骤

1、 设计一个60进制的电路。做出电路和仿真。 2、 设计一个24进制的电路。做出电路和仿真。 3、 设计一个校时校分的电路。

4、 把24进制和2个60进制以及校时校分电路打包后，按秒、分、时的顺序连接起来，并做出电路和仿真。

三、实验结果分析

画60进制电路图，如下示

对图形进行编译及波形仿真，并存档，仿真波形如下所示

画24进制电路图，如下示

对图形进行编译及波形仿真，并存档，仿真波形如下所示

校时校分功能的电路图如下

将所有电路封装连接，如下图

对图形进行编译及波形仿真，并存档，仿真波形如下所示

四、实验总结

此次实验的重点是理解60进制的电路流程图，并在此基础上设计24进制的电路。并需要把24进制和60进制连成数字钟的电路。在编译电路图的过程中，需要注意的是在通过60进制改为24进制的时候，不能再原图上改，应该先保存一次后，改变了再重新保存一次，注意名字的改变。在文件夹中应该同时有60和24进制的原理图仿真

图等

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