LVDS,CML,PECL介绍以及互联(转)

LVDS,CML,PECL介绍以及互联(转)

摘要：随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。低功耗及优异的噪声性能是有待解决的主要问题。芯片间互连通常有三种接口：PECL (Positive Emitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

1 摘要随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。低功耗及优异的噪声性能是有待解决的主要问题。芯片间互连通常有三种接口：PECL (Positive Emitter-Coupled Logic)、LVDS

(Low-Voltage Differential Signals)、CML (Current Mode Logic)。在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

2 PECL接口PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。PECL标准最初由Motorola公司提出，经过很长一段时间才在业内推广开。

2.1 PECL接口输出结构

PECL电路的输出结构如图1所示，包含一个差分对管和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。标准的输出负载是接50电阻至VCC-2V的电平上，如图1所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。PECL结构的输出阻抗很低，典型值为4-5，这表明它有很强的驱动能力，但当负载与PECL的输出端之间有一段传输线时，低阻抗造成的失配将导致信号时域波形的振铃现象。

图1. PECL接口输出结构

2.2 PECL接口输入结构

PECL输入结构如图2所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态范围最大。Maxim公司的PECL接口有两种形式的输入结构，一种是在芯片上已加有偏置电路，如MAX3885，另一种则需要外加直流偏置，如MAX3867、MAX3675。

图2. PECL接口输入结构

表I中给出了Maxim公司PECL接口输入输出的具体电气指标。

表I. PECL输入和输出规格 Parameter

Conditions

Min

Type Max

Units

VCC - 1.025

Output High Voltage

TA = -40°C

VCC - 1.025

VCC - 1.085

TA = 0°C to +85°C VCC - 1.81

Output Low Voltage

TA = -40°C VCC - 1.83

Input High Voltage VCC - 1.16

Input Low Voltage VCC - 1.81

VCC - 0.88 V VCC - 0.88 V VCC - 1.62 V VCC - 1.55 V VCC - 0.88 V VCC - 1.48 V

在+5.0V和+3.3V供电系统中，PECL接口均适用，+3.3V供电系统中的PECL常被称作低压PECL，简写为LVPECL。

在使用PECL电路时要注意加电源去耦电路，以免受噪声的干扰，另外，输出采用交流还是直流耦合对负载网络的形式将会提出不同的要求。

3 CML接口CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。此外，50背向终端匹配减小了背向反射，从而降低了高频失真。

3.1 CML接口输出结构

CML接口的输出电路形式是一个差分对管，该差分对的集电极电阻为50，如图3所示，输出信号的高低电平切换是靠共发射极差分对管的开关控制的，差分对的发射极与地之间的恒流源典型值为16mA，假定CML输出负载为一50上拉电阻，则单端CML输出信号的摆幅为VCC至VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50负载，这时的直流阻抗由集电极电阻决定，为50，CML输出共模电压变为VCC-0.4V，差分信号摆幅仍为800mVP-P。在交流和直流耦合情况下输出波形如图4所示。

图3. CML接口输入结构

图4. 直流耦合与交流耦合情况下，CML输出波形

3.2 CML接口输入结构

CML输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如

图5所示，Maxim公司的CML输入阻抗为50 ，容易使用。输入晶体管作为射随器，后面驱动一差分放大器。

图5. CML输入电路匹配

表II以MAX3831/MAX3832为例列出了CML器件的输入输出技术参数 表II. CML输入和输出规格(负载 = 50至VCC) PARAMETER

Differential Output Voltage Output Common Mode Voltage

CONDITION MIN

640

VCC - 0.6V 400

TYP 800

MAX 1000

Units mVp-p V V mVp-p

Single-Ended Input Voltage

VIS

Range

Differential Input Voltage Swing

VCC-0.2

VCC +

0.2V

1200

注：Maxim不同产品CML输入灵敏度不同，如MAX3875、MAX3876。

4 LVDS接口LVDS用于低压差分信号点到点的传输，该方式有三大优点，使其更具有吸引力。A) LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100。这一特征使它适合做并行数据传输。B) LVDS信号摆幅小，从而使得该结构可以在2.5V的低电压下工作。C) LVDS输入单端信号

电压可以从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有±1V的落差。 4.1 LVDS接口输出结构

Maxim公司LVDS输出结构在低功耗和速度方面做了优化，电路如图6所示。电路差分输出阻抗为100，表III列出了其它一些指标。

图6. LVDS接口输出结构

4.2 LVDS接口输入结构

LVDS输入结构如图7所示，IN+与IN-输入差分阻抗为100，为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一个施密特触发器。施密特触发器为防止不稳定，设计有一定的滞回特性，施密特后级是差分放大器。

图7. LVDS接口输入结构

表III总结了Maxim公司LVDS输入与输出技术指标(MAX3831, MAX3821和MAX3890)

表III. LVDS输入和输出规格 PARAMETER

Output High Voltage Output Low Voltage

Differential Output Voltage Change in Magnitude of Differential Output for Complementary States Offset Output Voltage

SYMBOL CONDITION MIN TYP MAX UNITS VOH VOL |Vod|

1.475 V

0.925 x x x 250

400 mV 25

mV

|Vod|

Change in Magnitude of Output

Offset Voltage for Complementary

|Vos|

States

Differential Output Impedance Output Current Output Current Input Voltage Range Differential Input Voltage Input Common-Mode Current Threshold Hysteresis Differential Input Impedance

Vi |Vid| Rin

Short together Short to GND

1.125

80 0

1.275 V 25 120 12 40

mV

mA mA

2.4 V

mV μA mV

100

LVDS Input

350

VOS = 1.2V

85

70 100 115

5 接口互连5.1 CML到CML的连接

如果接收器与发送器之间采用相同的VCC电源，CML驱动器输出可以直流耦合到CML接收器输入，无需额外的元件。如果接收器与发送器采用不同的电源，系统需要用交流耦合方式。交流耦合情况下，耦合电容应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减(参考应用笔记HFAN-1.1)。图8给出了CML

与CML之间的连接。

图8. CML到CML的连接 5.2 PECL到PECL的连接

5.2.1 直流耦合：50至(VCC-2V)的Thevenin等效电路

PECL到PECL的连接分直流耦合和交流耦合两种形式，下面分别介绍： 直流耦合情况 PECL输出设计成驱动50负载至(VCC-2V)。由于一般情况下无法向终端网络提供(VCC-2V)电源，经常会用并联电阻，得到一个Thevenin等效电路。图9给出了Thevenin变换，50至(VCC-2V)的终端匹配要求满足：

解出R1、R2，可得:

在3.3V供电时，电阻按5%的精度选取，R1为130 ，R2为82 。而在+5.0V供电时，R1为82 ，R2为130 。图10给出了+3.3V和+5.0V供电时的Thevenin等效终端网络。

图9. Thevenin等效变换

注：PECL输出配置为射极开路，没有背向终端匹配(参见1)。

5.2.2 交流耦合情况

PECL在交流耦合输出到50的终端负载时，要考虑PECL的输出端加一直流偏置电阻，如图11所示。

图10. PECL与PECL之间的直流耦合

图11. PECL与PECL之间的交流耦合

R2和R3的选择应考虑如下几点：(1) PECL输入直流偏压应固定在VCC-1.3V；(2)输入阻抗应等于传输线阻抗；(3)低功耗；(4)外围器件少。最常用的就是图11中的两种。在图11(a)中，R2和R3的选择应满足下面方程组：

求解得到：

图11(a)的缺陷是：由终端网络引起的功耗较大。如果系统对于功耗要求较高，可以采用图11(b)所示电路。这时，我们需要满足：

解得:

PECL的输出共模电压需固定在VCC-1.3V，在选择直流偏置电阻(R1)时仅需该电阻能够提供14mA到地的通路，这样R1=(VCC-1.3V)/14mA。在+3.3V供电时，R1 = 142，+5.0V供电时，R1 = 270。然而这种方式给出的交流负载阻抗低于50，在实际应用中，+3.3V供电时，R1可以从142到200之间选取，+5.0V供电时，R1可以从270 到350之间选取，原则是让输出波形达到最佳。

可以通过两种方式进一步改善PECL的终端匹配：(1)增加一个与耦合电容串联的电阻，使得PECL驱动器端的等效交流阻抗接近50；(2)添加一个与R1串联的电感，使交流阻抗受控于接收器阻抗，与R1无关。

5.3 LVDS与LVDS的连接

因为LVDS的输入与输出都是内匹配的，所以LVDS间的连接可以如图12中那样直接连接。

图12. LVDS与LVDS的连接

6 LVDS，PECL，CML间的互连在下面的讨论中，假设采用+3.3V PECL。

6.1 LVPECL到CML的连接

LVPECL与CML之间的耦合方式可以是交流方式，也可以是直流方式。

6.1.1 交流耦合情况

LVPECL到CML的一种连接方式就是交流耦合方式，如图13所示。在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142到200。如果LVPECL的输出信号摆幅大于CML的接收范围，可以在信号通道上串一个25的电阻，这时CML输入端的电压摆幅变为原来的0.67倍。

图13. LVPECL与CML之间的交流耦合 6.1.2 直流耦合情况

在LVPECL到CML的直流耦合连接方式中需要一个电平转换网络，如图14中所示。该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL的输出经过衰减后仍能满足CML输入灵敏度的要求；另外还要求自LVPECL端看到的负载阻抗近似为50。下面以LVPECL驱动MAX3875的CML输入为例说明该电平转换网络。

图14. LVPECL与CML之间的电阻网络(MAX3875) 下面是该电阻网络必须满足的方程：

(注：假定LVPECL的最小差分输出摆幅为1200mV，而MAX3875的输入灵敏度为50mV，这样电阻网络的最小增益必须大于50mV/400mV = 0.042。)

求解上面的方程组，我们得到R1 = 215，R2 = 82.5，R3 = 274 (标准值的1%)，VA = 1.35V，VB = 3.11V，增益 = 0.147，ZIN = 49。把LVPECL输出与MAX3875输入连接好，实测得：VA = 2.0V，VB = 3.13V。

LVPECL到MAX3875的直流耦合结构如图15所示，对于其它的CML输入，最小共模电压和灵敏度可能不同，读者可根据上面的考虑计算所需的电阻值。

图15. LVPECL与CML之间的直流耦合(MAX3875) 6.2 CML到LVPECL的连接

图16给出了CML到LVPECL三种交流耦合解决方案。

图16. CML与LVPECL之间的交流耦合

6.3 LVPECL到LVDS的连接 6.3.1 直流耦合情况

LVPECL到LVDS的直流耦合结构需要一个电阻网络，如图17中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50接到VCC-2V时，LVPECL的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS的有效输入范围内。注意LVDS的输入差分阻抗为100，或者每个单端到虚拟地为50 (图7所示)，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL到LVDS的直流耦合所需的电阻网络需满足下面方程组：

图17. LVPECL与LVDS之间的直流耦合

考虑VCC = +3.3V情况，解上面的方程组得到：R1 = 182，R2 = 47.5，R3 = 47.5，VA = 1.13V，RAC = 51.5，RDC = 62.4，增益 = 0.337。通过该终端网络连接LVPECL输出与LVDS输入时，实测得VA = 2.1V，VB = 1.06V。假定LVPECL差分最小输出电压为930mV，在LVDS的输入端可达到313mV，能够满足LVDS输入灵敏度要求。考虑信号较大时，如果LVPECL的最大输出为1.9V，LVDS的最大输入电压则为640mV，同样可以满足LVDS输入指标要求。

6.3.2 交流耦合情况

LVPECL到LVDS的交流耦合结构如图18所示，LVPECL的输出端到地需加直流偏置电阻(142到200)，同时信号通道上一定要串接50电阻，以提供一定衰减。LVDS的输入端到地需加5.0k电阻，以提供共模偏置。

图18. LVPECL与LVDS之间的交流耦合

6.4 LVDS到LVPECL的连接

LVDS与LVPECL之间的直流和交流耦合需要进行几项匹配。

6.4.1 直流耦合情况

LVDS与LVPECL之间采用直流耦合结构时，需要加一个电阻网络，如图19所示。该电阻网络完成LVDS输出电平(1.2V)到LVPECL输入电平(VCC-1.3V)的转换。由

于LVDS的输出是以地为参考，而LVPECL的输入是以VCC 为参考，这需要在构建电平转换网络时注意LVDS的输出不会对供电电源的变化敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值(R1、R2、R3)取得较小，由电阻网络和LVPECL输入寄生电容构成的时间常数较小，允许电路在更高的速度下工作。但是，由于这些电阻上流过较大的电流，使得总功耗增大。这时，LVDS的输出性能容易受电源波动的影响。还有一个问题就是要考虑阻抗匹配和网络衰减问题，电阻值可以通过下面的方程导出。

图19. LVDS与LVPECL之间的直流耦合

在VCC电压为+3.3V时，解上面的方程得：R1 = 374，R2 = 249，R3 = 402，VA = 1.2V，VB = 2.0V，RIN = 49，增益 = 0.62。LVDS的最小差分输出信号摆幅为500mVP-P，在上面结构中加到LVPECL输入端的信号摆幅变为310mVP-P，该幅度低于LVPECL的输入标准，但对于绝大多数Maxim公司的LVPECL电路来说，该信号幅度是足够的，原因是Maxim公司LVPECL输入端有较高的增益。在实际应用中，读者可根据器件的实际性能作出自己的判断。

6.4.2 交流耦合情况

LVDS到LVPECL的交流耦合结构较为简单，图20给出了两个例子。

图20. LVDS与LVPECL之间的交流耦合

6.5 CML和LVDS间互连

CML与LVDS之间采用交流耦合方式连接时(图21)，注意，CML输出信号摆幅应该在LVDS输入能够处理的范围以内。

图21. CML与LVDS之间的交流耦合

如果LVDS驱动器需要驱动一个CML接收器，可以采用图22所示的交流耦合方式。

图22. LVDS与CML之间的交流耦合

本文来源：https://www.bwwdw.com/article/1bk7.html