计算机系统结构基础习题

第三、四章习题 一、选择题

1．对真值0表示形式唯一的机器数是__B_______。 A．原码 Ｂ．补码和移码

Ｃ．反码 Ｄ．以上都不对

2．某机字长8位，采用补码形式（其中1位为符号位），则机器数所能表示的范围是 ______ _C_____。 A．－127~127

B．－128~128 C．－128~＋127 D. 0~255

3．用ｎ＋１位字长表示定点数（其中1位为符号位），它所能表示的整数范围是_A____，它所能表示的小数范围是____D___。

A．0≤｜Ｎ｜≤２－１ C．0≤｜Ｎ｜≤1－２

4. 设机器数采用补码形式（含1位符号位），若寄存器内容为9BH，则对应的十进制数为 C 。 A. -27 B. -97 C. -101 D. 155

5. 若9BH表示移码（含1位符号位），其对应的十进制数是 A 移码符号位用1表示正数，用0表示负数 。 A. 27 B. -27 C. -101 D. 101

6. 设寄存器内容为10000000，（移码，符号位为1，表示正0）若它等于0，则为 D 。 A. 原码 B. 补码 C. 反码 D. 移码 `

7. 设寄存器内容为10000000，若它等于-128，则为 B 。 A. 原码 B. 补码 C. 反码 D. 移码

8. 设寄存器内容为10000000，若它等于-127，则为 C 。 A. 原码 B. 补码 C. 反码 D. 移码

9. 设寄存器内容为10000000，若它等于-0，则为 A 。 A. 原码 B. 补码

－（ｎ＋１） ｎ

Ｂ．0≤｜Ｎ｜≤２

ｎ＋１

－１

－ｎ

Ｄ．0≤｜Ｎ｜≤１－２

C. 反码 D. 移码

10. 设寄存器内容为11111111，若它等于+127，则为 。 A. 原码 B. 补码 C 反码 D. 移码 11. 大部分计算机内的减法是用_______实现。

A 将被减数加到减数中 B 从被减数中减去减数 C 补数的相加 D 从减数中减去被减数 12 补码加减法是指___________。

A. 操作数用补码表示，两数相加减，符号位单独处理，减法用加法代替 B. 操作数用补码表示，符号位和数值位一起参加运算，结果的符号与加减法相同

C. 操作数用补码表示，连同符号位直接相加减，减某数用加负某数的补码代替，结果的符号在运算中形成 D. 操作数用补码表示，有数符决定两数的操作，符号位单独处理 13 在原码一位乘中，符号位单独处理，参加操作的数是__________。 A 原码 B 补码

C 绝对值 D 绝对值的补码

14 两补码相加，采用1为符号位，则当________时，表示结果溢出 A 最高位有进位

B 最高位进位和次高位进位异或结果为0 C 最高位为1

D 最高位进位和次高位进位异或结果为1

15. 在定点机中执行算术运算时会产生溢出，其原因是________。 A．主存容量不够 B. 运算结果无法表示。 C．操作数地址过大 D. 以上都不对 16. 在浮点机中，下列说法________是正确的。 A．尾数的第一数位为1时，即为规格化形式。 B．尾数的第一数位与数符不同时，即为规格化形式。 C．不同的机器数有不同的规格化形式。 D．尾数的第一数位为0时，即为规格化形式。

17. 在浮点机中，判断原码规格化形式的原则是________。 A．尾数的符号位与第一数位不同

B．尾数的第一数位为1，数符任意。 C．尾数的符号位与第一数位相同。 D．阶符与数符不同。

18. 在浮点机中，判断补码规格化形式的原则是_________。 A．尾数的第一数位为1，数符任意。 B．尾数的符号位与第一数位相同。 C．尾数的符号位与第一数位不同。 D．阶符与数符不同。

19. 设机器数字长8位（含1位符号位），若机器数BHA为原码，则算术左移一位得________,算术右移一位得____________。

A．F4H EDH B. B4H 6DH C．F4H 9DH D.B5H EDH 20.运算器的主要功能是进行__________。

A.算术运算。 B.逻辑运算 C．算术逻辑运算 D.初等函数运算 21.运算器由许多部件组成，其核心部分是_____________。 A．数据总线 B.算术逻辑运算单元 C．累加寄存器 D. 多路开关 22. 定点运算器用来进行___________。 A．十进制数的加法运算 B．定点运算 C．浮点运算

D．既进行浮点运算也进行定点运算。

23.串行运算器结构简单，其运算规律是________。 A．由低位到高位先行进行进位运算 B．由高位到低位先行进行进位运算 C．由低位到高位逐位运算 D．由高位到低位逐位运算

24.四片74181和一片74182相配合，具有如下_________种仅为传递功能。 A．行波进位

B．组（小组）内并行进位，组（小组）间并行进位 C．组（小组）内并行进位，组（小组）间行波进位 D．组内行波进位，组间并行进位

25.早期的硬件乘法器设计中，通常采用加和移位相结合的方法，具体算法是________，但 需要有___________控制。 A．串行加法和串行移位 触发器 B．并行加法和串行左移 计数器 C．并行加法和串行右移 计数器 D．串行加法和串行右移 触发器

25. 下面有关浮点运算器的描述中，正确的是_______（多项选择）。

A．浮点运算器可用两个松散连接的顶点运算部件（阶码部件和尾数部件）来实现 B．阶码部件可实现加、减、乘、除四种运算 C．阶码部件只进行加、减和比较操作 D．尾数部件只进行乘、除操作

26.计算机中表示地址时，采用__________。 A．原码 B. 补码 C．反码 D.无符号数 27.浮点数的表示范围和精度取决于_________. A．阶码的位数和尾数的机器数形式 B．阶码的机器数形式和尾数的位数 C．阶码的位数和尾数的位数

D．阶码的机器数形式和尾数的机器数形式 28.在浮点机中____________是隐含的。 A．阶码 B．数符 C．尾数 D．基数

29.ALU 属于_______________。

A 时序电路 B 组合逻辑电路 C 控制器 D 寄存器

30. 在运算器中不包含___________。 A 状态寄存器 B 数据总线 C ALU D 地址寄存器 31、下列叙述中正确的是______________。（多项选择） A 定点补码运算时，其符号位不参加运算 B 浮点运算可由阶码运算和尾数运算两部分组成 C 阶码部件在乘除运算时只进行加、减操作 D 浮点数的正负由阶码的正负符号决定 E 尾数部件只进行乘除运算

32加法器采用先行进位的目的是______________。 A 优化加法器的结构 B 节省器材 C 加速传递进位信号 D 增强加法器结构

33 在定点补码运算器中，若采用双符号位，当_________时表示结果溢出。 A 双符号位相同 B 双符号位不同 C 两个正数相加 D 两个负数相加 34 下列说法中___________是错误的。 A 符号相同的两个数相见时不会产生溢出的 B 符号不同的两个数相加是不会产生溢出的 C 逻辑运算是没有进位或错位的运算 D 浮点乘除运算需进行对阶操作

35 采用规格化的浮点数是为了_________。

A 增加数据的表示范围 B 方便浮点运算 C 防止运算时数据溢出 D 增加数据的表示精度 36.在浮点数加减法的对阶过程中，_____________。 A．将被加（减）数的阶码向加（减）数的阶码看齐 B．将加（减）数的阶码向被加（减）数的阶码看齐 C．将较大的阶码向较小的阶码看齐 D．将较小的阶码向较大的阶码看齐

二、填空题

1. 设机器数字长8位（含1位符号位），若机器数为80H（十六进制），当它分别代表原码、补码、反码、和移码时，等价的十进制整数分别为____A___、____B___、____C___和____D___。

2.采用浮点表示时，若尾数为规格化形式，则浮点数的表示范围取决于____A___的位数，精度取决于____B___的位数，____C___确定浮点数的正负。

3.已知寄存器位数为8位，机器数取1位符号位，设其内容为1110101当它代表无符号数时，逻辑左移一位后得____A___，逻辑右移一位后得____B___。当它代表补码时，算术左移一位后得____C___，算术右移一位后得____D___。 4.浮点运算器由____A___和____B___组成，它们都是____C___运算器。前者只要求能执行____D___运算，而后者要求能进行____E___运算。

5.现代计算机中，通常将运算器和____A___制作在一个芯片内，称为____B___芯片。 6.先行进位指的是____A___。

7.运算器由许多部件组成，除寄存器外，其核心部件是____A___，记为____B___。 8.若移码的符号为1，则该数为____A___数；若符号为0，则为____B___数。

9.在原码、补码、反码和移码中，____A___对0的表示有两种形式，____B___对0的表示只有中形式。 10.设机器字长位8位，-1的补码在整数定点机中表示为____A___，在小数定点机中表示为____B___。 三、问答题

1.设浮点数字长16位，其中阶码5位（含1位阶符），尾数11位（含1位数符），写出（-29/1024）对应的浮点规格化数的原码、补码、反码、和阶码用移码、尾数用补码形式。

2.已知十进制数x=-41,y=+101,设机器数字长8位（含1位符号位）计算[x+y]补和[x-y]补，并给出相应的Z（零标志）、V（溢出标志）和C（进位标志）。

3.已知十进制数x=25/32,y=-21/64,设机器数字长8位（含1位符号位）计算[x+y]补和[x-y]补，并给出相应的Z（零标志）、V（溢出标志）和C（进位标志）。

4.已知二进制数x=-0.1100，y=0.1001，按一位乘法计算x*y，要求列出详细过程，机器数形式自定。 5. 设

X?0.1101?210,Y??0.1111?211其阶码5位(含2位阶符)，补码表示；尾数7位(含2位数符)，补码表示；求X+Y=？ 6.在定点机中采用单符号位，如何判断补码加减运算是否溢出，有几种方案？ 参考答案 一、选择题 1.B

2.C

3.①A②D 4.C

5.A

6.D 7.B 11.C 12.C 16.C 21.B 26.D

17.B

8.C 9.A

30.D

15.B 20.C 25.C

10.D

13.C 14.D

19.C 24.B

18.C

22.B 23.C 27.C

28.D

29.B

31.BC 32.C 二、填空题 1.A.-0 2.A.阶码

33.B 34.D 35.D 36.D

B.-128 B.尾数

C.-127 C.数符

D. ±0

3. A.11101010 B.01111010 C.11101010 D.11111010

4. A.阶码运算器 B.尾数运算器 C.定点 D.加减 E.加减乘除 5.A.控制器 B.CPU

6.A.高位的进位不必等低位的进位产生后再形成，高位的进位与低位的进位同时产生 7.A.算术逻辑运算单元 B.ALU 8．A.正 B.负

9.A.原码、反码 B.反码、补吗 10.A.1,1111111 B.1.0000000 三、问答题

1.设：x=(-29/1024)10=-0.0000011101=2-101×（-0.1110100000） [X]原=1，0101；1.1110100000 [X]补=1，1011；1.0001100000 [X]反=1，1010；1，0001011111

阶码用移码，尾数用补码的机器数形式是0，1011；1.0001100000 2. [X]补=11010111

[Y]补=01100101 [-Y]补=10011011 [x+y]补=[X]补+[Y]补=0，0111100，Z=0,V=0, C=A [x-y]补=[X]补+[-Y]补=0，1110010，Z=0,V=1,C=1 3.[x+y]补=0.0111010，Z=0.V=0,C=1 [x-y]补=1.0001110,Z=0,V=1,C=0（过程略）

4.按原码一位乘做乘法计算[x·y]原=1.01101100,则x·y=-0.01101100（过程略）

5. 解：[X]补=00，010；00.11010 [Y]补=00,011；11.00010 1）对阶：[△j]补=[jx]补-[jy]补=00,010 – 00,011 = 11,111

即△j=-1，则X的尾数右移一位，阶码加1，则[X]’补 = 00,011；00.01101 2）尾数求和

[SX]’补+[SY]补= 00.01101 + 11.00010= 11.01111 即 [X+Y]补=00，011；11.01111。 3）规格化

[X+Y]补是规格化形式。 4）阶符为“00”，不溢出。则 X+Y=(-0.10001)×2011

6.定点机中采用单符号位判断补码加减运算是否溢出有两种方案。

(1)参加运算的两个操作数(减法时减数需连同符号位在内每位取反，末位加1)符号相同，结果的符号又与操作数的符号不同，则为溢出。

(2)求和时最高位进位与次高位进位异或结果为1时，则为溢出。

第五章习题 一、选择题

1. 存取周期是指_________。 A 存储器的写入时间

B 存储器进行连续写操作允许的最短间隔时间 C 存储器进行连续读或写操作所允许的最短间隔时间 D 以上都不对

2. 和辅存相比，主存的特点是_________。 A 容量小，速度快，成本高 B 容量小，速度快，成本低 C 容量大，速度快，成本高 D 容量大，速度慢，成本高

3. 一个16K*32位的存储器,其地址线和数据线的总和是_____________。 A 48 B 46 C 36 D 35

4. 一个512KB的存储器，其地址线和数据线的总和是__________。

A 17 B 19 C 27 D 22

5. 某计算机字长是16位，它的存储容量是64KB，按字编址，它的寻址范围是__________。 A 64K B 32KB C 32K D 16K

6. 某一RAM芯片，其容量为512*8位，除电源和接地端外，该芯片引出线的最少数目是________。 A 21 B 17 C 19 D18

7.某一RAM芯片，其容量为32K*8位，除电源和接地端外，该芯片引出线的最少数目是________。 A 25 B 40 C 23 D 24

8. 若主存每个存储单元为16位，则_____________。 A 其地址线为16根 B 其地址线数与16无关 C 其地址线数与16有关 D 以上描述均错误

9. 某存储器容量为32K*16位，则____________。 A 地址线为16根，数据线为32根 B 地址线为32根，数据线为16根 C 地址线为15根，数据线为16根 D地址线为15根，数据线为32根 10. 下列叙述中_______是正确的。 A 主存可由RAM和ROM组成 B 主存只能由ROM组成 C 主存只能由RAM组成 D 以上描述均错误

11. EPROM是指__________。 A 只读存储器 B 可编程的只读存储器 C 可擦除可编程的只读存储器 D 电可擦除可编程的只读存储器 12. 下述说法中_________是正确的。

A 半导体RAM信息可读可写，且断电后仍能保持记忆

B 动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的

C 半导体RAM是易失性RAM，而静态RAM只有在电源不掉电时，所存信息是不易失的 D动态RAM与静态RAM中的存储信息都是不易失的

13. 主存和CPU之间增加高速缓冲存储器的目的是__________。 A 解决CPU和主存之间的速度匹配问题 B 扩大主存容量

C 既扩大主存容量，又提高存取速度 D解决主存容量不足的问题

14. 在程序的执行过程中，Cache与主存的地址映射是由___________。 A 操作系统来管理的 B 程序员调度的 C 由硬件自动完成的 D 以上均不正确

15. Cache的地址映像中，若主存中的任一块均可映射到Cache内的任一块的位置上，称作_____。 A 直接映射 B 全相联映射 C 组相联映射 D 部分相联 16. 下列器件中存取速度最快的是________。

A Cache B 主存 C 寄存器 D 硬盘

二、填空题

1. 主存、快速缓冲存储器、通用寄存器、磁带都可用来存储信息，按存取时间由快至慢排列，其顺序是___A_____。 2. __A___、___B___和____C____组成三级存储系统，分级的目的是_____D____。

3. 半导体静态RAM依据____A____存储信息，半导体动态RAM依据___B_____存储信息。 4. 动态RAM依据___A___的原理存储信息，因此一般在 ____B____时间内必须刷新一次。 5. RAM的速度指标一般用____A___表示。

6. 动态半导体存储器的刷新一般有___A__和 ___B___两种方式，之所以刷新是因为 __C___。 7. 半导体静态RAM进行读/写操作时，必须先接受___A__信号，再接受 ___B___和 __C___信号。

8. 欲组成一个32K*8位的存储器，当分别选用1K*4位，16K*1位，2K*8位的三种不同规格的存储芯片时，各需___A__、 ___B___ 和__C___ 片。

9. 欲组成一个64K*16位的存储器，若选用32K*8位的存储芯片，共需___A__片；若选用16K*1位的存储芯片，则需 ___B___片；若选用1K*4位的存储芯片共需 __C___片。

10. 主存储器容量通常以KB为单位，其中K=___A____。硬盘的容量通常以GB为单位，其中G= ___B____。

11. 主存储器为1MB即等于___A____KB，又可表示为 ___B____。

12. 当我们说16位微机的主存储器容量是640KB时，表示主存储器有___A____字节存储空间，地址号从 ___B____到 ___C__（本题均要求写出十进制各位数值）

13. 主存和Cache的地址映像方法很多，常用的有___A____ 、___B____和 ___C____三种，在存储管理上常用的替换算法是 ____D____ 和____E____。

14. Cache的命中率是指___A____ ，命中率与___B____有关。

15. Cache是一种___A____存储器，用来解决CPU与主存之间 ___B____不匹配的问题。现代的Cache可分为 ___C____和 ____D____两级，并将 ____E____和___F___分开设置。

16. 计算机系统中常用到的存储器有：（1）SRAM，（2）DRAM ，（3）Flash，（4）EPROM，（5）硬盘存储器，（6）软盘存储器。其中非易失的存储器有 ___A____；具有在线能力的有 ___B____；可以单字节修改的有 ___C____；可以快速读出的存储器包括 ____D____。

17. 如果Cache的容量为128块，在直接映像下，主存中第i块映像到缓存第___A____块。

18. 在Cache—主存的地址映像中，___A____灵活性强， ___B____成本最高。

19. 在写操作时，对Cache与主存单元同时修改的方法称为___A____，若每次只暂时写入Cache，直到替换时才写入主存的方法称为 ___B____。

20. 一个n路组相联映像的Cache中，共有M块数据。当n=1时，该Cache变为___A____映像；当n=M时，该Cache成为 ___B____映像。

21. 层次化存储器结构设计的依据是___A_____。

22. 一个四路组相联的Cache共有64块，主存共有8192块，每块32个字。则主存地址中的主存字块标记为___A_____位，组地址为 ____B___位，字块内地址为 ____C__位。 三、问答题

1. 试比较RAM和ROM 2 试比较静态RAM和动态RAM

3. 存储器的主要功能是什么?如何衡量存储器的性能？为什么要把存储系统分成若干不同的层次？主要有哪些层次? 4. 什么是刷新？刷新有几种方式？简要说明之

5. 存储芯片内的地址译码有几种方式？是分析它们各自的特点及应用场合。 6. 简述主存的读/写过程

7. 提高访存速度可采取哪些措施？

8. 什么是快速缓冲存储器，它与主存有什么关系？

9. 什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？

10. 使用4K*8位的RAM芯片组成一个容量为8K*16位的存储器，画出结构框图，并标明途中信号线的种类、方向和条数。

11. 设CPU共有16根地址线，8根数据线，并用作为访存控制信号（低电平有效），用作为读/写控

制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位RAM，4K*8位RAM，2K*8位ROM以及74138亿马奇和各种门电路，如图4.14所示。画出CPU与存储芯片的连接图，要求： （1）主存地址空间分配：8000H-87FFH微系统程序区；8800H-8BFFH为用户程序区。 （2）合理选用上述存储芯片，说明各选几片。 （3）详细画出存储芯片的片选逻辑。

12. 在32题给出的条件下，画出CPU与存储芯片的连接图，要求；

（1）主存地址空间分配：A000-A7FFH微系统程序区；A800H-AFFH为用户程序区。 （2）合理选用上述存储芯片，说明各选几片，并写出每片存储芯片的二进制地址范围。 （3）详细画出存储芯片的片选逻辑。

13某计算机的主存容量为256K字，cache 的容量为2K字，每个字块为16字，访存地址为字地址，问： （1） 该cache可以容纳多少个块？ （2）主存的地址有多少位？

（3）在二路组相联映像方式下，设计主存的地址格式，画出主存地址格式图。 14. 某计算机的cache 的容量为2K字，每块为16字。问： ? 该cache可以容纳多少个块？

? 若主存容量是256K字，则有多少个块？ ? 主存的地址有多少位？

? 在直接地址映像方式下，主存中的第129块映像到cache中的哪一块？ ? 画出主存地址格式图。 参考答案 一、选择题

1.C 2.A 3.B 4.C 5.C 6.C 7.A 8.B 9.C 10.A 11.C 12.C 13.A 14.C 15.B 16.C 二、填空题

1.A.通用寄存器、快速缓冲存储器、主存、磁盘、磁带

2.A.Cache B.主存 C.辅存 D.提高访问速度、扩大存储容量 3.A.触发器原理 B.电容存储电荷原理 4.A.电容存储电荷 B.2ms 5.A.存取周期

6.A.集中刷新 B.分散刷新 C.存储电荷的电容放电 7.A.地址 B.片选 C.读/写 8.A.64 B.16 C.16 9.A.4 B.64 C.256 10. A. 1024 B. 230 11. A. 1024 B. 220 B

12.A. 655360 B.0 C. 655359

13, A.直接映像B.全相联映像C;.组相联映像

D.先进先出算法(FIFO ) E.近期最少使用算法(LRU) 14. A. CPU要访问的信息已在Cache中的比率 B. Cache的块长和容量

15. A.高速缓冲 B.速度 C.片载Cache D片外Cache E.指令Cache F.数据Cache 16. A.③④⑤⑥ B.①②③⑤⑥ C.①② D.①②③④ 17. A.i mod 128

18. A.全相联映像 B.全相联映像 19. A.写直达法 B.写回法 20 .A.直接 B.全相联 21. A.程序访问的局部性 22. A.9 B.4 C.5 三、问答题

1. RAM是随机存取存储器，在程序的执行过程中既可读出又可写人ROM是只读存储器，在程序执行过程中只能读出信息，不能写人信息。

2.静态RAM和动态RAM都属随机存储器，即在程序的执行过程中既可读出又可写人信息。但静态RAM靠触发器原理存储信息只要电源不掉电，信息就不丢失;动态RAM靠电容存储电荷原理存储信息，即使电源不掉电，由于电容要放电，信息也会丢失，故需再生。

3.存储器的主要功能是存放程序或各类数据。通常用存储容量、存取周期以及存储器的带宽(每秒从存储器读出或写入

二进制代码的位数)三项指标来反映存储器的性能。为了扩大存储器容量和提高访存速度，将存储系统分成若于不同层次，有Cache－主存层次和主存－辅存层次。前者为使存储器与CPU速度匹配，在CPU和主存之间增设Cache高速缓冲存储器，其容量比主存小，速度比主存快，用来存放CPU最近期要用的信息，CPU可直接从Cache中取到信息，从而提高了访存速度。后者为扩大存储器容量，把主存和辅存统一成一个整体，从整体上看，速度取决于主存，容量取决于辅存，称为虚存。CPU只与主存交换信息，但程序员可用指令地址码进行编程，其位数与虚存的地址空间对应。 4.动态RAM靠电容存储电荷原理存储信息，电容上的电荷要放电，信息即丢失。为了维持所存信息，需在一定时间( 2 ms)内，将所存信息读出再重新写人(恢复)，这一过程称为刷新，刷新是一行一行进行的，由UPU自动完成。 刷新通常可分集中刷新和分散刷新两种。集中刷新即在2 ms时间内，集中一段时间对存储芯片的每行刷新一遍，在这段时间里不能对存储器进行访问，即所谓死时间。分散刷新是将存储系统周期分为两半，前半段时间用来进行读/写操作，后半段时间用来进行刷新操作，显然整个系统的速度降低了，但分散刷新没有存储器的死时间。还可将这两种刷新结合起来，即异步刷新，这种刷新可在2ms时间内对存储芯片的每一行刷新一遍，两行之间的刷新间隔时间为2ms/芯片的行数。

5.存储芯片内的地址译码有两种方式，一种是线选法，适用于地址线较少的芯片。其特点是地址信号只须经过一个方向的译码就可选中某一存储单元的所有位。另一种是重合法(双重译码)，适用于地址线较多的芯片。其特点是地址线分成两组，分别经行、列两个方向译码，只有行、列两个方向均选中的存储元才能进行读/写。

6.主存储器的读出过程是:CPU先给出地址信号，然后给出片选(通常受CPU访存信号控制)信号和读命令，这样就可将被选中的存储单元内的各位信息读至存储芯片的数据线上。

主存储器的写人过程是:CPU先给出地址信号，然后给出片选(通常受CPU访存信号控制)信号和写命令，并将欲写人的信息送至存储器的数据线上，这样，信息便可写人到被选中的存储单元中。 7.提高访存速度可采取三种措施。

(1)采用高速器件，选用存取周期短的芯片，可提高存储器的速度。

(2)采用Cache , CPU将最近期要用的信息先调人Cache，而Cache的速度比主存快得多，这样CPU每次只需从Cache中取出(或存人)信息，从而缩短了访存时间，提高了访存速度。

(3)调整主存结构，如采用单体多字结构(在一个存取周期内读出多个存储字，可增加存储器的带宽)，或采用多体结构存储器(参考第16题答案)。

8.快速缓冲存储器是为了提高访存速度，在CPU和主存之间增设的高速存储器，它对用户是透明的。只要将CPU最近期需用的信息从主存调人缓存，这样CPU每次只需访问快速缓存就可达到访问主存的目的，从而提高了访存速度。主存的信息调人缓存要根据一定的算法，由CPU自动完成。凡是主存和缓存已建立了对应关系的存储单元，它们的内容必须保持一致，故凡是写人缓存的信息也必须写至与缓存单元对应的主存单元中.

9.所谓程序访问的局部性即程序执行时对存储器的访问是不均匀的，这是由于指令和数据在主存的地址分布不是随机

的，而是相对地簇聚。存储系统的Cache-主存级和主存-辅存级都用到程序访问的局部性原理。对Cache-主存级而言，把CPU最近期执行的程序放在容量较小、速度较高的Cache中。对主存-辅存级而言，把程序中访间频度高、比较活跃的部分放在主存中，这样既提高了访存的速度又扩大了存储器的容量。

10.用4片4K×8位的RAM芯片可组成容量为8K×16位的存储器，其结构框图如图5.1所示。

图5.1 第10题答案

11. 根据主存地址空间分配，选出所用芯片类型及数量。即 A15 … A11 … A7 … A3 … A0

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 2K×8位ROM 1片 1 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1K×4位RAM2片 1 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1K×4位RAM2片 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1

CPU与存储芯片的连接图如图5.2所示。

图5.2第11题答案

12.根据主存地址空间分配，对应A000H@@A7FFH系统程序区，选用一片2K x 8位RAM芯片;对应A80f1H一AFFFH用户程序区，选用4片1K x4位RAM芯片。每片存储芯片的地址范围如下。CPU与存储芯片的连接图如图5.3所示。 A15 … A11 … A7 … A3 … A0

1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2K×8位ROM 1片 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1

1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1K×4位RAM2片 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1K×4位RAM2片 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1

图5.3 第12题答案 13.（1）2048/16=128块

（2）256K=218，主存地址18位；

（3）根据快长为16，且访存地址为字地址，得字块内地址为4位。根据二路组相联的条件，一组内有2块，则Cache共分128/2=64=26组，组地址q=6。主存字块标记为18-6-4=8位。其地址格式如下图所示：

主存字块标记 8 6 4 14. （1） （2） （3） （4）

（5） 18 1110 4 3 0

2048/16=128块 512K/16=32768块

512K=219，主存地址19位；cache地址11位 129 mod 128=1

组地址 字块内地址

主存标记 块号 块内地址

第6章 习题 一、选择题：

1. 主机中能对指令进行译码的部件是 C 。

（A）ALU (B)运算器 (C) 控制器 (D)存储器 2. 先计算后再访问内存的寻址方式是 D 。

（A）立即寻址 (B) 直接寻址 (C) 间接寻址 (D)变址寻址 3. B 方式对实现程序浮动提供了支持。

（A）变址寻址 (B) 相对寻址 (C) 间接寻址 (D)寄存器间接寻址 4.以下四种指令类型中，执行时间最长的是 C 。 A.寄存器-寄存器型 B. 寄存器-存储器型 C. 存储器-存储器型

D.程序控制指令

5.指令系统中采用不同寻址方式的目的是 D 。 A.可直接访问外存 B.降低指令译码难度

C.实现存储程序和程序控制

D.缩短指令长度，提高灵活性

6.二地址指令中，操作数的物理位置不能安排在 。 A.两个主存单元

B.栈顶和次栈顶 C.一个主存单元和一个通用寄存器

D.两个通用寄存器

7.在相对寻址中，若指令中的地址码为X，则操作数地址是 B 。 A.X B.（PC）+ X C.X+段基址

D.变址寄存器 + X

8.在变址寻址方式中，若变址寄存器的内容是4E3C16，给出的偏移量是6316，则对应的有效地址是 A. 6316 B.4D9F16 C.4E3C16

D.4E9F16

9.操作数地址存放在寄存器的寻址方式是 D 。 A.相对寻址 B.变址寄存器寻址 C.寄存器寻址 D.寄存器间接寻址

二、填空题：

。

1.寄存器寻址方式中，指令的地址码部分给出 寄存器号 ，而操作数存放在 寄存器 中。 2.相对寻址方式中，操作数的地址由 当前PC值 和 指令的地址码部分的偏移量 给出。

3.存储器间接寻址方式指令中给出的是 操作数地址 所在的存储器地址，CPU需要访问 2 次内存才能获得操作数。

4.变址寻址方式中，操作数的地址由 变址寄存器的内容 和 指令的地址码部分的偏移量 的相加之和产生。 问答题：

1.一个较完善的指令系统应包括哪几类指令？

2.在寄存器-寄存器型、寄存器-存储器型和存储器-存储器型三类指令中，哪类指令的执行时间最长？哪类指令的执行时间最短？为什么？ 答案

1. C 2. D 3.B 4. C 5. D 6.B 7. B 8. D 9.D 二、填空题： 1.寄存器号，该寄存器

2. 当前PC值，指令的地址码部分的偏移量 。（顺序可交换） 3. 操作数地址，2

4. 变址寄存器的内容，指令的地址码部分的偏移量 问答题：

1. 包括数据传送指令、算术运算指令、逻辑运算指令、程序控制指令、输入/输出指令、堆栈指令、字符串操作指令、特权指令等。

2. 寄存器-寄存器型执行速度最快。存储器-存储器型执行速度最慢。

因为前者操作数在寄存器中，后者操作数在存储器中。而访问一次存储器所需要的时间一般比访问一次寄存器所需要的时间长。

CPU执行 CPU执行 CPU查询等待并传送I/O数据 现行程序 CPU

现行程序 I/0

I/O准备及传送 (a) 程序查询方式

间断

CPU

CPU执行现行程序 指令执行周期结束 启动I/O 中断请求 I/O准备 CPU执行现行程序 I/0I/O准备 CPU处理中断服务程序 实现IO与主机之间的传送 （b）程序中断方式 一个存取周期

CPU执行现行程序 CPU执行现行程序 CPU

启动I/O 存取周期结DMA请求 I/O准备 实现I/O与主存之间的传递 （C）DMA方式 图8.1 第5题答图

I/O准备

I/0

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